模型之建立與設計步驟

我們要建立的設計模型將如圖 5.15 所示，設計者輸入需要的解析度

（Resolution）與輸入頻寬（Input bandwidth）要求，透過模型將可以得知以下的 資訊：

(1) 功率：運算放大器之功率估測 (2) 面積：開關之面積估測

(3) 元件數目：含開關、電容、比較器、電阻與隨機轉換器之元件使用數目

(4) 數位電路的 gate count：含快閃式 A/D 轉換器之解碼器（Decode）、編 碼器（Encode）與 LSFR 所使用之 gate count 估測

圖5.15 模型示意圖

由之前的雜訊分析、誤差之產生、訊號雜訊比與電路設計考量等等分析的結 果，將可以建立出二階多位元量化積分三角調變器的設計模型。依照圖 4.15 的 示意圖，當設計者輸入所需的解析度與輸入頻寬之後，根據設計模型的步驟，依 序決定各個參數，最後便可得到電路資訊。我們將模型的架構分為以下幾個步驟 來進行：

1. 在需要足夠的解析度之下，使用理想的信號雜訊比公式（如式（2.29））

去決定量化位元數B 與超取樣比 OSR 的合理數值，在此我們只是做粗 淺的估測。

2. 首先設計者必須決定運算放大器的驅動能力，由圖 4.16 所示，運算放 大器的有效負載主要限制在積分期間的取樣電容 Cs1與回授電容Cf1， 因為在取樣期間運算放大器所驅動的負載僅考慮到下一級的取樣電容

Cs2而已，我們可以將積分期間所考量的負載寫成 Load =

f 1 s

f 1 s

C C

C C

+

×

（5.6）

圖5.16 運算放大器在積分期間與取樣期間所考量的負載

若再將運算放大器的寄生電容考量在內，如圖 5.17 所示，在取樣期間 時，輸入電容Cin與回授電容Cf串聯，因此由回授端看到的負載將會很 小且趨近於輸入電容，所以依舊不會限制整體運算放大器的驅動能力；

另一方面，在積分期間所需的驅動能力將因考量到輸入電容而增加，可 將積分期間的驅動負載寫成

Load = _out

f in 1 s

f in 1

s

C

C ) C C (

C ) C C

( +

+ +

×

+

（5.7）

圖5.17 寄生電容效應之負載考量

由式（5.7）便可決定取樣電容 Cs與運算放大器回授電容Cf，此外也可 決定D/A 轉換器的各個電容值，如圖 5.18 所示，由於 D/A 轉換器之電 容 CDAC 在積分期間是並聯於取樣電容，而假設 D/A 轉換器的增益為 一，則CDAC會等於Cf，故當決定了Cf時，CDAC也已一併考量在內了，

如此每一個D/A 切換電容值也可得到。

圖5.18 考量 D/A 轉換器之切換電容

3. 知道運算放大器的驅動能力、量化位元數及超取樣比後，便可決定取樣 電容與D/A 轉換器電容的數值。

4. 將獲得的電容值代入改良過後的訊號雜訊比公式，其中雜訊總功率以式

（4.54）取代，訊號功率為式（4.21），將可得到更精確的估算。

5. 接著必須由第 4 步驟所獲得的訊號雜訊比結果評估是否滿足解析度的 需求，由於式（4.54）加入電容熱雜訊的考量，所以在第 1 步驟中所決 定的量化位元數B 與超取樣比 OSR 勢必需要做更正，若未達到要求則 必須調整 OSR 與量化位元數兩個參數以得到足夠的訊號雜訊比，所以 設計者必須在步驟4 之中反覆測試以決定出合理的訊號雜訊比；而當訊 號雜訊比不足時，建議設計者可以由增加 OSR 的方式來彌補，也就是 提高取樣頻率，因為若由增加量化位元數做改善時，D/A 轉換器的切換 電容數目會隨著量化位元數B 呈 2^B成長，如此開關熱雜訊將會急速地 上升，影響訊號雜訊比的結果。

6. 決定訊號雜訊比之後，由已知的量化位元數 B 將可得到快閃式 A/D 轉 換器的規格，如比較器數目、解碼器（Decoder）之 gate count、編碼器

（Encoder）之 gate count、分壓電阻之數目等等的電路資訊。

7. 在設計流程中我們也必須加入 DEM 的考量，當量化位元數 B 超過 3 位 元時，D/A 轉換器必須使用 DEM 來增加其線性度，而小於 3 位元量化 時，則不需使用；DEM 會使得開關數目增加，並使用到 D 型正反器，

使得積分三角調變器的面積增加。

8. 在第 4 步驟中決定 OSR 之後，使用式（2.9）可以得到電路的取樣頻率，

當取樣頻率知道後，必須考量兩個因素，(1)在 5.1 節中提到開關的充放 電問題，必須在取樣期間使得開關有限電阻與充電電容的時間常數小於 取樣時間的一半，所以設計時要將開關有限電阻降低；(2)運算放大器 的穩定時間也必須小於取樣時間的一半，所以必須盡量提高單一增益頻 寬（unit gain frequency），且符合式（5.3）之計算。

由以上的步驟中，我們可以建立出二階多位元量化的設計流程如圖 5.19 所示。

圖5.19 二階多位元量化積分三角調變器設計模型

在圖 5.19 中有些步驟是必須注意的：

1. 當我們在評估訊號雜訊比是否能提供足夠的解析度時，可能要調整量化位元 數 B 與超取樣比 OSR，在之前的建議中提到最好是以提高 OSR 的方式來做 改善，若是增加量化位元數則D/A 轉換器的切換電容數目勢必會隨著量化位 元數上升，同時切換電容的數值也會跟著變動，所以需要再做一次的調整。

2. 在圖 5.7 中，比較器之輸出會送至解碼器（Decoder）與編碼器（Encoder）的 處理，並將其轉換成二進制數位碼，如圖5.20 所示；當輸入信號大於參考電 壓時比較器的輸出會呈現低電位的狀態，經過解碼器的處理得到新的數位碼 Yi，再經由重新編碼得到最後的數位輸出Xj，其中Yi與Xj的關係可寫成 Xj = ΣY （5.8） _i 假設 B 為 3 位元，則在 X0為‘1’的情形下 Y0、Y2、Y4以及Y6皆為‘0’，所以 可將 X0的布林函數寫為

X0 =

Y

₀

+ Y

₂

+ Y

₄

+ Y

₆ （5.9）

圖 5.20 Flash A/D 轉換器中解碼與編碼過程

式（5.9）反映出編碼器在 3 位元的轉換中，每一個二進制輸出碼 Xi為4 個Y_i 做NAND 的結果，所以依此類推將可以得到解碼器與編碼器對於 gate count 數目的通式。

3. 另外Ⅱ與Ⅲ的電路資訊只會有一個，因為我們是以位元數是否超過 3 位元來 做判斷不同的情形。

此模型將可提供四個電路資訊，在電路規畫完之後由量化位元數 B 與超取 樣比OSR 之結果將可得到最後的數值，這些資訊分別為：

I. 快閃式A/D 轉換器電路資訊：

(1) 比較器數目為 2^B個

(2) 解碼器（Decoder）所使用的 gate count 為(2^B－1)×6/4 (3) 編碼器（Encoder）所使用的 gate count 為 2^B×B/4 (4) 分壓電阻使用個數為 2^B + 1

II. 量化位元數 B 小於等於 3：

(1) 積分三角調變器所使用的開關個數固定為 16 (2) D/A 轉換器使用的切換開關個數為(2^B－1)×4×4 (3) 積分三角調變器使用的電容數目固定為 16

(4) D/A 轉換器所使用的電容數目為(2^B－1)×4 III. 量化位元數 B 大於 3：

(1) 積分三角調變器所使用的開關個數固定為 16 (2) D/A 轉換器使用的切換開關個數為(2^B－1)×4×4 (3) Butterfly randomize 所使用的開關各數為 2^B×3×2 (4) 積分三角調變器使用的電容數目固定為 16

(5) D/A 轉換器所使用的電容數目為(2^B－1)×4 (6) D 型正反器所使用的 gate count 為(2^B/2)×3×4

IV. 運算放大器之功率：

在決定好 OSR 之後，必須使得運算放大器的穩定時間小於取樣頻率之 一半，我們套用式（4.3）的公式

Settling time = 7 ×

f

u

⋅

⋅

β

2

π

1

並找出相關之參數，如

fu = CL

gm （5.10）

gm = _n

I

_D

L

2

µ

W

（5.11）

由式（5.3）、式（5.8）與式（5.9）可知，如要降低穩定時間必須提高 單位增益頻寬，而單位增益頻寬與MOSFET 之電流 ID成根號正比，所 以在考量要增加ID時，運算放大器的總功率PD可寫成

PD = VDD×ID （5.12）

所以我們提出一個基準值，設計者以此作為參考，並得到相對的關係進 而推導出運算放大器的功率，我們提供的基準值如表5.1 所示。

gain

70 dB

settling time

20 ns

gm

1.28 mA/V

I

D 104 uA

power

3.66 mW

process

0.18 um 1p6m 1.8V 表 5.1 運算放大器之參考數值

設計者可參考表 5.1 的數值，來估算運算放大器的數值；例如當設計者 的需求為settling time = 25 ns 時，fu應該為原來的0.8 倍，則 ID則為原 來的0.64 倍，所以將表 4.1 之功率乘上 0.64 即可估算在 settling time 為

25 ns 時的運算放大器功率。此外我們將運算放大器之增益決定在 70dB 是由於當運算放大器的增益只要達到65dB 以上的話，對於降低積分器 的漏雜訊（Leakage noise）將不再有太大的影響力，所以將其定在 70dB 可以是個合理的值 [23]。

V. 單一開關面積：

我們可以由式（5.1）得知開關有限電阻 Ron與MOSFET 的通道長度 L 成正比、與通到寬度 W 成反比，在此我們以提供模擬過的參數值做為 參考，如表5.2 所示。

R

_on 300Ω

Wn

10 um

Ln

0.18 um

Area

1.8 um²

process

0.18 um 1p6m 1.8V 表5.2 開關有限電阻參考數值

我們採用NMOS 設計開關；而開關的面積可寫成

Area of a switch = Wn×Ln （5.13）

故由表 5.2 與式（5.11）將可以預估單一開關的面積；假設要設計一個 200 歐姆的開關電阻，可由 Wn 與 Ron 之反比關係而決定出寬度要為原 來的1.5 倍，因此面積也增加了 1.5 倍。我們建議設計者在調整寬長比 時能以不改變通道長度為主，因為在 5.2 節中提到 MOSFET 的通道面 積 會 影 響 到 電 荷 注 入 效 應 （Charge injection）與時脈饋入（Clock feedthrough）等問題，所以在面積要最小化的前提下，寬度愈大則長度 愈小愈好。

綜合以上的考量，我們將其整理成表5.3 即為此模型所能提供的電路資訊。

B ＞ 3 B ≦ 3 Numbers of switch

16 + (2^B－1)×16+ 2^B×6 16 + (2^B－1)×16

gate count of D F/F

2^B×6

Area of a switch

A = 15×300/Ron_request (um²)

Power of op-amp

PD = 3.66×(20×10^-9 / settling time_request)² (mW)

Numbers of capacitor

16 + (2^B－1)×4

gate count of digital circuit

在文檔中 第一章 绪論 (頁 73-82)