第一章 绪論

第一章 绪論

1.1 現況與背景

近年來隨著超大型積體電路（Very Large Scale Integration，VLSI）的製程不 斷向小尺寸的奈米技術進步，使得電路設計可以達到高速、低功率、高密度及低 成本等優點；其中超大型積體電路快速發展大幅增加電路系統中數位運算和訊號 處理的能力，加上數位電路擁有相較於類比電路更不易受雜訊干擾、操作電壓的 變動和製程的影響等優點，以及在設計的過程中發展出更精確、更快速的 EDA

（Electronic Design Automation）工具來讓數位電路設計者加快設計的時間與準 確性，所以數位電路在系統中的比重有愈來愈多的趨勢。然而，即使數位電路擁 有這麼多的優點，但無論如何最終仍需與自然環境有溝通、互動，而在自然環境 中的訊號都是以類比的形式存在著，如圖1.1 所示；因此，在類比訊號與數位訊 號處理之間，資料的轉換以及重建性能的優劣便成為影響整個系統設計上最重要 的關鍵技術。所以，無論是設計多麼完美的類比數位電路或是數位電路都必須搭 配良好的資料轉換電路才能完全發揮其功能。

圖1.1 訊號轉換示意圖

在製程不斷的進步到奈米階段的同時，卻也使得類比設計者所扮演的角色並 不是單純的電路設計者而已，還必須了解元件的物理特性，才能使電路設計出來 可以達到最好的效果。隨著元件的尺寸愈做愈小，對於MOS 的閘極氧化層（Gate Oxide）厚度亦不斷地變薄，此時若操作電壓能維持與尺寸縮小前相同，將導致

MOS 的通道垂直與水平電場過大，前者會造成閘極氧化層可靠度（Reliability）

的問題，後者會造成熱載子效應（Hot Carrier Effect）的問題；因此，操作電壓 必然隨著製程縮小而降低，使得電路設計的困難度提高。同時隨著製程縮小化的 影響，如汲極導致位障降低（Drain Induced Barrier Lower，DIBL）、閘極導致汲 極位障降低（Gate Induced Drain Barrier Lower，GIDL）、通道穿透效應（Channel Punch Through Effect）等更被重視與考量。另一方面小尺寸元件的臨界電壓

（Threshold Voltage）因受到漏電流與溫度的影響，並未等比例的下降；這些影 響對於數位電路有著正面的優點，最直接的就是降低功率消耗。但這卻使得一向 重視設計電晶體工作區間的類比電路面臨極大的挑戰，也迫使類比電路設計者必 須有新的想法加入以因應製程縮小化的趨勢。

類比數位轉換器（Analog to Digital Converter）的應用非常廣泛，也由於應 用範圍的不同，衍伸出類比數位轉換器具有各種不同的規格與架構；有的架構解 決了面積問題，卻在速度上必須有所妥協；有的架構兼具面積以及速度的優點，

但對於高頻率的輸入訊號相當敏感，以下我們將常見的架構對於解析度與速度的 特性整理如表1.1 以及類比數位轉換器的應用如圖 1.2 表示[1]：

Low to Medium Speed High Accuracy

Medium Speed Medium Accuracy

High Speed Low to High Accuracy

Integrating Algorithmic ADC Two-step ADC

Pipelined ADC

Folding ADC

表 1.1 類比數位轉換器的架構

例如現階段的光碟機（Compact Disk ROM，CD-ROM）、影音光碟機（Digital Video Disk，DVD）等光儲存產品，皆因近年來微機電（Micro-Electromechanical

System，MEMS）的技術精進，可將驅動馬達整合至晶片中，以目前的技術已經

可以將微積電系統縮小至微處理器（Microprocessor）的體積；因此，需要更快

圖 1.2 類比數位轉換器應用領域

速的類比數位轉換器用來將馬達或一些感測器（Sensor）的類比訊號轉換成數位 訊號使用，如圖1.3 所示；另外隨著近年來無線通訊的蓬勃發展，傳統用於射頻

（Radio Frequency，RF）前端電路之積分三角（Sigma Delta）型態的類比數位訊 號轉換器漸漸不敷使用，因此也必須使用高速的類比數位轉換器來整合射頻前端 電路與基頻（Baseband）後端數位處理電路，如圖 1.4 所示。

圖1.3 微機電系統概要圖

圖1.4 RF 前端系統

在現今的類比數位轉換器雖然可以運用平行運算的方式使速度達到更高的 結果，但是卻消耗龐大的晶片面積與功率，對於必須將其他的元件如 RAM、

Processor、ASIC Chip、ROM…等整合成為控制晶片來說，是一個龐大的負擔；

而目前的晶片設計也都朝向低功率、省面積以及高整合性的方向來前進，進而實 現SOC（System On Chip）的目標。

1.2 奈奎氏與超取樣 A/D 轉換器

類比數位轉換器的架構有許多種，若單純的將 A/D 轉換器看成一個方塊，

不考慮其內部電路與架構，並以取樣的頻率來劃分的話可以將其分為超取樣

（Oversampling rate）與奈奎氏（Nyquist rate）A/D 轉換器兩種方式。

奈奎氏 A/D 轉換器是將取樣頻率（Sample rate）運作在輸入訊號頻寬

（Bandwidth）1.5 倍至 10 倍之間來進行輸入訊號的採樣，以架構來區分的話可 將其分為三大類：

（1） 低速A/D轉換器：一般是指轉換時間在數ms以上的應用，對於處理變化非 常緩慢的信號，而又要求高精確度，此類以積分式（Integrating）A/D 轉 換器為主，它主要由積分電路與計數器組成，有很小的抵補誤差(offset errors)和增益誤差(gain errors)，並具有很高的線性度(linearity)，僅需很少 的電路零件即可實現 [2]。

（2） 中 速 A/D 轉 換 器 ： 一 般 是 指 轉 換 時 間 在 數 百 µs 的 應 用 ， 此 類 以 SAR

（Successive approximation）A/D轉換器及Algorithmic A/D轉換器為主；其 特性為取樣頻率約在10MHz以內（也就是輸入頻寬在5MHz以內的應 用），而解析度可達到10至14位元左右 [3]。

（3） 高速A/D轉換器：一般是指轉換時間在數十MHz頻率以上的應用，此類的 應用相當廣泛，如需低解析度（通常為6~8位元之間）且相當高速的應用 則首推Flash A/D轉換器；如需較高解析度的應用（通常為8~12位元之

間），則以Two step、Folding及Pipelined A/D轉換器為主；這些A/D轉換 器都可達到相當高的取樣頻率，約30MHz~100MHz之間，其中也有少部 份的作法是可達到100MHz以上的 [4] [5] [6]。

將奈奎氏 A/D 轉換器分為以上三個類型，主要是由於電路結構的不同，而有取 樣頻率的限制，也由於這個限制，設計者將依輸入頻率與解析度的要求，來選取 最合適的架構來實現。

超取樣 A/D 轉換器又稱為積分三角 A/D 轉換器（Sigma-Delta A/D Converter, Σ∆ A/D Converter），它是利用雜訊移頻（Noise Shaping）與超取樣技術來達到 足夠的訊號雜訊比（Signal to Noise Ratio, SNR）；當輸入訊號進入積分三角調變 器（Modulator）且經過超取樣與雜訊移頻後，將此高頻的資料利用數位濾波器 降頻（Decimation）至所要的頻寬中，以達到類比數位轉換器的功能；簡單來說 就是利用速度來換取解析度，而取樣頻率與輸入訊號頻寬比值約在 24 倍到 96 倍之間，以達到高解析度的要求 [7] [8] [9]。

1.3 研究動機與目標

在論文中，我們將針對積分三角類比數位轉換器來做研究，並縮小範圍在二 階單迴路多位元量化器（Multi-bit Second Order with Single Loop）的架構上，針 對此架構建立出一個設計模型（Model），可以讓設計者藉由此設計模型以及我 們所建立的步驟來獲得相關重要的參數並快速完成電路的規劃；此外我們也注重 信號雜訊比（Signal to Noise Ratio，SNR）的估算，因為在設計積分三角調變器 的相關論文中 [10] [11] [12]，設計者在做初步的規劃時皆使用理想的信號雜訊比 公式來做估算，或者是使用軟體來進行模擬；而在我們要建立的設計模型中最關 鍵的部份就在於信號雜訊比估算的精確度，在規劃的過程中，若是使用理想的公 式來做估算將無法獲得準確的參數預估（如超取樣比、量化位元數），且電路實 現後所得到的信號雜訊比將與最初使用理想式子估算的值相差甚多；另外我們當

然可以使用軟體模擬來快速的得到結果，但卻無法獲得相關參數的物理意義，也 就無法更深入的去探討問題所在；所以我們將從理論的分析上去研究何種原因導 致理想的信號雜訊比估算失真，並將其原因納入考量以求得到更準確的公式，另 外也可觀察在電路設計上有何重要的考量點。

1.4 論文章節架構

在第一章中我們簡單介紹類比數位轉換器的各種架構與分類，並將其分為奈 奎氏與超取樣類比數位轉換器，以及本論文的目標。第二章將討論積分三角類比 數位轉換器的基本原理與特性，並比較各種實現積分三角調變器的架構。第三章 將介紹積分三角類比數位轉換器的各種架構，並比較之間的優缺點。第四章裡我 們將針對信號雜訊比的公式去做改良，探討各種影響系統的雜訊，而且將其納入 考量以增進估算的準確度，最後將改進的公式去進行驗證。第五章將提出二階單 迴路多位元量化架構的設計模型，並加以說明其功能與步驟。第六章中作全文的 總結。

第二章 積分三角調變器理論基礎

在建立積分三角調變器的設計模型（Model）之前，有幾個重要的理論觀念 是必須瞭解的，如奈奎氏取樣理論與量化誤差(quantization error)，以及積分三角 調變器最關鍵的兩項技術：超取樣與雜訊移頻，在所有的積分三角調變器架構 中，都是基於這兩項技術發展出來的，還有一些參數的定義我們必須了解，如 SNR、OSR…等等；以下小節將由基本理論開始說明，再介紹各種架構的積分三 角調變器。

我們將以理想的 A/D 轉換器來說明量化誤差與分析量化雜訊，並進一步推 導出最大訊號雜訊比，整個 A/D 轉換器的解析度決定在訊號雜訊比的大小，這 是整個系統中相當重要的參數。

2.1 取樣理論

在類比數位轉換器中，外界所輸入的連續類比信號，通常需要經過取樣變成 離散時間的信號後再做轉換，然而我們的取樣頻率（fS）與信號基頻（fB）間之 關係需遵循式（2.1）的奈奎氏（Nyquist）取樣定理：

f

f

即取樣頻率至少必須大於兩倍的信號基頻，如此信號才不會有交連現象(aliasing) 發生。我們可以藉由圖2.1 的說明來加以理解何謂交連現象；圖 2.1（a）及圖 2.1

（b）中為信號與取樣函數之頻譜；由圖 2.1（c）可知，當取樣頻率大於兩倍的 信號基頻時，取樣後的信號是沒有交連現象的，如此的信號，可在經由低通濾波 器（Low pass filter），將原始信號還原。然而，在圖 2.1（d）中，當取樣頻率小 於兩倍的信號基頻時，取樣後的信號會產生交連現象，如圖2.1（e）而有交連現 象的信號是較困難還原成原信號的[13]。

（a）

（b）

（c）

（d）

（e）

圖 2.1（a）原始信號頻譜圖（b）當 fS ＞ 2fb 之取樣函數頻譜圖（c）經（b）取樣後之 信號頻譜圖（d）當 fS ＜ 2fb 之取樣函數頻譜圖（e）經（d）取樣後之信號頻 譜圖

2.2 量化雜訊與最大信號雜訊比

當輸入信號經過取樣後，可得到一個離散時間的信號，此信號可透過A/D轉 換器轉換成數位資料，而在轉換的過程中會有量化的動作，量化的基本觀念是將 原始信號透過不同的分級，量化為最接近的量化值，再根據量化等級的多寡來決 定位元(bit)數，如圖2.2所示。

圖2.2 類比信號量化成數位信號

而即使是理想的類比數位轉換器，也會有量化誤差的發生；如圖2.3所示，

我們將數位資料B以D/A轉換器還原成類比訊號V1後與輸入訊號Vin相減，則結果 可以反應出在進行A/D轉換器的過程中所產生的量化誤差VQ，如式（2.2）[1]。

VQ = Vin – V1 （2.2）

圖2.3 經過 A/D 轉換器之量化誤差

此量化誤差的範圍會被限制在±VLSB/2 之間（如圖 2.4 所示），且我們假設此 量化誤差是一個均勻分布在±VLSB/2 範圍內的機率密度函數，也就是平均值為零 的雜訊，所以將其表示成圖2.5，而此假設在 Ref [1]中得知是合理的；所以由以 上的假設可以推導出量化雜訊功率VQ(rms)2為式（2.3）所示。

圖2.4 量化誤差範圍 圖 2.5 量化雜訊機率分布函數

VQ(rms)2 =

∫

x

⋅ f

( x ) ⋅ dx

∫

2 / VLSB

2 LSB

dx V x

1 =

12 V_LSB²

（2.3）

由式（2.3）可知量化雜訊功率與 VLSB成平方正比，而 VLSB可以表示為式

（2.4），所以觀察得知當增加量化位元數時量化雜訊功率愈低。

VLSB = _B 2

FS （2.4）

Full scale = Vref+－Vref- B：量化位元數

假設輸入訊號為一個正弦波，表示為 Vin(t) = A sinωt，計算得到輸入訊號功率

Vin(rms)2為式（2.5），在式子中我們定義了輸入最大振幅等於參考電壓的全刻度；

接著由式（2.3）、（2.4）與（2.5）可推算出理想 A/D 轉換器的最大信號雜訊比（Peak Signal-to-Noise Ratio, PSNR）為式（2.6）所示。

Vin(rms)2 =

∫

2 / T

2 dt ) t sin A T (

1

ω

2 A²

= 8 ) A 2 ( ²

= 8 FS²

（2.5）

PSNR = 10 log（

Q signal

P

P ）= 10 log（ ₂

) rms ( Q

2 ) rms ( in

V

V ）= 6.02B + 1.76 dB （2.6）

式(2.6)是以奈奎氏取樣得到的結果，可知當量化位元數B增加1bit，SNR即增 加6dB。在一般的奈奎氏A/D轉換器，即是以增加量化的解析度（也就是降低 VLSB），來使量化雜訊變小，以達到高的信號雜訊比之值，但此會受限於類比元 件的精確度，使得一般的奈奎氏A/D轉換器在高解析度的設計上較困難。

2.3 積分三角調變器技術

積分三角A/D轉換器要達到高解析度，主要是靠超取樣（Oversampling）及 雜訊移頻（Noise Shaping）兩項技術。所謂超取樣，就是取樣頻率比奈奎式頻率 快很多，一般應用約在8 ~ 512倍之間（並不是將取樣頻率無限增加，而是使用在 輸入頻寬不高的應用之中），主要功用是將量化雜訊功率擴展至較寬的頻率範圍 上，如此即可降低量化雜訊功率在信號基頻(signal bandwidth)上之能量，亦能增 加輸入信號的動態範圍（Dynamic range）。所謂雜訊移頻，就是透過濾波器及 回授方式更進一步的降低信號基頻的雜訊，將大部分的雜訊移到信號的基頻之 外，再使用數位濾波器(digital filter)將基頻外的雜訊濾掉[14]。

2.3.1 超取樣技術（Oversampling）

首先，我們必須假設量化雜訊在取樣頻譜之中是均勻分布的，也就是平均值 為零，或稱之為白雜訊（White noise）[15]。在圖 2.6 中僅包含超取樣的功能並 沒有雜訊移頻的效果，A/D 轉換器若以奈奎氏定理來進行取樣，即 fS1 = 2fB，會 得到量化雜訊平均分佈在±fS1/2 之間；如以超取樣定理來進行取樣，即 fS2將大於 fB好幾倍，則可得到量化雜訊平均分布在±fS2/2 之間；如圖 2.7 所示，當我們所 需要的頻寬定在±fB之間的話，很明顯的在所要的頻寬內若以奈奎氏定理進行取 樣，則所有的量化雜訊功率會被包含在內，而由式（2.6）得知將會得到較低的

PSNR；若由超取樣定理的角度來看，由於雜訊被擴展到±fS2/2 之間，所以在所 取的頻寬中僅僅包含少數的量化雜訊，此做法將大幅提高PSNR。

圖2.6 取樣系統圖

圖2.7 取樣後的量化雜訊分布

在超取樣的情形下，量化雜訊的功率頻譜密度（Power Spectral Density, PSD）

可表示成圖2.6 中的 Se2(f)以及將 Se2(f)與超取樣頻率 fS2 = fS的關係寫成

∫

∫

2 / fs

2 LSB s

2 x 2

x 2

/ fs

2 / fs

2 2

e 12

f V k df k df

) f ( S

⇒ kx2 =

s 2 LSB

f 12 V

⋅ = Se22(f) （2.7）

有了式（2.7）我們可以更近一步將經過超取樣後存留在基頻內（2fB）的量化雜 訊功率推導成

PQ =

∫

B

f f

2

x df

k =

OSR 2

12 FS 12

V f

f 2

B 2 2 2

LSB s

B

⋅

= ⋅

⋅ （2.8）

在式（2.8）中定義了 OSR（Oversampling Rate）為 OSR =

B s

f 2

f （2.9）

再由式（2.5）與式（2.8）可以求得 PSNR 為

PSNR = 10 log（

Q signal

P

P ）= 6.02B + 1.76 + 10 log（OSR） （2.10）

從式（2.10）可知，雜訊的功率會因為超取樣而衰減，若 OSR 每增加一倍，

則可提高約3dB 的 SNR，相當於增加 0.5 bit 的解析度。超取樣雖可降低量化雜 訊，但在低位元的條件下要達到所需的信號雜訊比（SNR），則要使用非常高的 取樣頻率，有別於傳統 A/D 轉換器，是著重在架構與及元件的改良，來達到高 解析度；舉例來說，若有一個A/D 轉換器需要 16bit 解析度，則 SNR 要達到 9 8 dB，以增加一倍的 OSR，可增加 3dB 來估算的話，若信號基頻為 20KHz，則超 取樣頻率需高達2 × 10⁹ × 20KHz，這是非常不切實際的。採用這麼高的取樣頻 率，不但製造過程困難，而且取樣頻率太高時，量化雜訊就不再是白雜訊了，因 這時雜訊之間已有相互關連(correlation)現象產生，所以要達到高解析度除了利用 超取樣技術外，還需要加上雜訊移頻的技術 [1]。

2.3.2 雜訊移頻（Noise Shaping）

我們可以將一般的 Σ∆ 調變器及線性模型（Linear model）表示為圖 2.8 所示 [1]。

（a）

（b）

圖2.8 （a）積分三角調變器示意圖 （b）包含量化雜訊的線性化模型

我們由圖 2.8 推導出 Y(z)為 Y(z) =

) z ( H 1

) z ( H

+ X(z) +

) z ( H 1

1

+ E(z) （2.11）

另外再分別定義出訊號轉移函數STF（Signal transfer function）與雜訊轉移函數 NTF（Noise transfer function）為

STF (z)=

) z ( H 1

) z ( H ) z ( X

) z ( Y

= + （2.12）

NTF (z)=

) z ( H 1

1 )

z ( E

) z ( Y

= + （2.13）

其中H(z)代表離散時間濾波器（Discrete time filter）。這兩個函數代表著重大的 意義，如果要得到最大的訊號雜訊比，則 STF最好為1，因為表示輸入訊號可以 完整的傳輸至 A/D 轉換器輸出端，而不受衰減；另外 NTF最好為零，因為這樣 代表量化雜訊傳送至輸出時對系統的信號雜訊比並不會產生影響。

式（2.12）與（2.13）中的 H(z)代表為積分三角器中的濾波器響應，為了讓 雜訊轉移函數為一高通濾波器，所以在直流(即 z = 1)時，NTF需為0，而此 z=1 就相當於H(z)的極點(pole)，且必須讓 STF最好為1，因此將離散時間積分器的 H(z)用一階函數可表示為

H(z) = 1 Z

1

− = ¹ ₁ Z 1

Z

−

−

− （2.14）

將式（2.14）代回到（2.12）與（2.13）之中，可得到 STF (z) =

z

1 （2.15）

NTF (z) = z

1− （2.16） 1

接著將 z 以 ^fs

f j2

e

π

代入後，可描繪出在頻域（Frequency domain）下

S

( f )

)

f (

N

N

( f )

在低頻處的雜訊將小，而

S

( f )

圖2.9 雜訊移頻

由以上兩個技術，可以顯示出積分三角調變器利用超取樣將量化雜訊擴展之 更高的頻率範圍，使得基頻內的雜訊降低了不少，接著再透過雜訊移頻將基頻內 的雜訊移向高頻，最後再藉由數位濾波器消除掉高頻的雜訊；在下一章中我們會 更詳細說明它的架構。

第三章 積分三角調變器之架構

在介紹各種積分三角調變器的架構之前，我們先了解一般積分三角 A/D 轉 換器的基本結構；圖3.1 為完整的積分三角 A/D 轉換器方塊示意圖 [1]，我們可 以將其分為兩部分，前端為積分三角調變器（sigma Delta modulator），主要將類 比訊號做超取樣與雜訊移頻的工作；後端為數位降頻濾波器（Decimation filter），

要將經移至高頻的雜訊率除掉以及將超取樣頻率降頻至基頻內。

圖3.1 積分三角 A/D 轉換器方塊圖

首先，輸入信號Xin(t)經過舒緩的抗交連濾波器（Anti-aliasing filter），先約 略濾除不必要的雜訊，之後經取樣/保持電路後信號即進入積分三角調變器，然 而在硬體的實現中，信號的取樣保持動作其實已包含在積分三角調變器電路中 了，所以信號Xc(t)會經過超取樣頻率取樣及雜訊移頻的處理後，輸出一位元的 高速數位資料碼Xdsm(n)，由於雜訊移頻的效果，此時在高頻產生了量化雜訊，

需由後段的數位降頻濾波器來將被移到高頻的雜訊濾除，並將超取樣頻率降回奈 奎氏取樣頻率，且將信號對應成數位型式輸出 [1]。

在這一節中我們將針對積分三角調變器的架構來做介紹，因為在我們所建立 的模型中是以此部分為核心，所以必須清楚了解各個調變器的原理與優缺點，此 外也因為在後端的數位濾波器部分有相當制式的做法 [16] [17]，且目前也有使用 數位訊號處裡（Digital Signal Process, DSP）晶片來取代濾波器的功能，所以我 們將簡單介紹此一部份。

3.1 一階積分三角調變器（First-Order Sigma Delta Modulator）

我們回顧式（2.14）中的 H(z)函數為 ₁

1

Z 1

Z

−

−

− ，將此函數代入圖2.8 之中其實 就表示了一階積分三角調變器的架構；從時域（Time domain）的觀點來看 H(z)，

代表著輸出訊號m(t)為輸入訊號經延遲（Delay）後的 n(t-1)加上延遲後的輸出訊 號 m(t-1)之結果，所以將其整理可以得到完整的一階 Σ∆ 調變器架構如圖 3.2 所 示。

圖3.2 一階 Σ∆ 調變器

圖中的 H(z)在時域上代表著延遲與累加的效果，這就好比電路設計上的積分 器架構一樣，所以在實現積分三角調變器的電路中共包括了積分器（Integrator）

與量化器（Quantizer）以及使用在回授路徑的數位類比轉換器（Digital to Analog Converter, DAC）等三部份。

在之前的式（2.15）與式（2.16）中將 H(z)以 ¹₁ Z 1

Z

−

−

− 代入分別得到STF(z) = z^-1 與NTF(z) = 1－z^-1的結果，所以整個一階Σ∆ 調變器的輸出可寫成

Y(z) = z^-1X(z) + (1－z^-1)E(z) （3.1）

從(3.1)式可以看到訊號轉移函數像是一個延遲(delay)，而雜訊轉移函數像是一個 離散時間微分器，如同一高通濾波器，將雜訊移往高頻。

接著我們要推導出一階積分三角調變器的PSNR，首先計算出訊號轉移函數 與雜訊轉移函數在頻域的大小，z以e^j2π⋅f/fs代入，分別得到

S_TF(f) = z⁻¹ = e^{−j2π⋅f/fs} = 1 （3.2）

NTF(f) = 1－e^{−j2π⋅f/fs}= ^{j f/fs}

s

e j 2 f )

sin(

π

⇒ ) f sin( f 2 ) f ( N

s TF

⋅

π

= （3.3）

在基頻±fB之內的量化雜訊功率可由式（2.7）與式（3.3）得

PQ = df f

sin f f 2

12 df V

) f ( N ) f ( S

2 f

f s s

2 2 LSB

TF f

f 2 e

B B B

B

⎥ ⋅

⎦

⎢ ⎤

⎣

⎡ ⎟⎟

⎠

⎜⎜ ⎞

⎝

⋅ ⎛

= ⋅

⋅

∫

∫

π

由於fB遠小於fs，則sin(π f/fs)可近似於(π f/fs)，所以可得PQ為 PQ = ^{2 3}

2

LSB )

OSR ( 1 36 V

π

= _2B^{2 2} ₃ OSR 2

36 FS

⋅

⋅

⋅

π

（3.5）

有了式（3.5）之後再將式（2.5）一起考量進來，可得一階積分三角調變器的PSNR 為

PSNR = 10 log(

Q signal

P

P ) = 10 log( 2^2B 2

3 ) + 10 log[ 3₂ (OSR)³

π

= 6.02B + 1.76－5.17 + 30 log(OSR) （3.6）

在一階積分三角調變器中，每增加OSR一倍，便可提升PSNR約9dB左右，改進 了1.5bits的解析度。將式（3.6）與只做超取樣的式（2.10）相比較，可以發現在 多了雜訊移頻的效果之後大幅提昇了PSNR的效能。

3.2 單迴路二階積分三角積分調變器（Single Loop Second-Order

Sigma Delta Modulator）

單迴路二階積分三角調變器是將一階的積分三角調變器串接成兩級，但第一 級的輸出只送入第二級的輸入端，沒有接至其他的分路，而形成輸入訊號至輸出 訊號只通過一個迴路而已，如圖3.3所示。

圖3.3 單迴路二階Σ∆調變器

我們依圖可以推導輸出函數為

Y(z) = z^-2X(z) + (1－z^-1)²E(z) （3.7）

其中訊號轉移函數STF與雜訊轉移函數NTF為

STF(z) = z^-2 （3.8）

NTF(z) = (1- z^-1)² （3.9）

如同3.1節中式（3.3）的做法可得在STF與NTF頻域的大小為

S

( f ) = 1

2

s

TF f

sin f 2 ) f (

N ⎥

⎦

⎢ ⎤

⎣

⎡ ⎟⎟

⎠

⎜⎜ ⎞

⎝

⋅ ⎛

=

π

（3.11）

而依式（3.4）的做法並且將sin(π f/fs)近似於(π f/fs)可得基頻內的量化雜訊PQ為 PQ = ⁴₅

2 LSB

OSR 60

V

⋅

⋅

π

= _2B ^{2 4} ₅ OSR 60 2

FS

⋅

⋅

⋅

π

（3.12）

由式（2.5）與式（3.12）可得單迴路二階積分三角調變器的PSNR為

PSNR = 10 log(

Q signal

P

P ) = 10 log( 2^2B 2

3 ) + 10 log[ 5₄ (OSR)⁵

π

= 6.02B + 1.76－12.9 + 50 log(OSR) （3.13）

在單迴路二階積分三角調變器系統中，每增加OSR一倍，便可提升PSNR約15dB 左右，改進了2.5 bits的解析度。

我們將式（3.3）、式（3.11）與未做雜訊移頻的

NTF ( f )

如圖3.4所示，可以發現在我們所需要的基頻內，沒有使用雜訊移頻的量化雜訊

是最大的，然而單迴路二階積分三角調變器的NTF為一階的二次方，故其在信號 基頻中的量化雜訊呈二次方的衰減，所以其量化雜訊是最小的 [1]。

圖3.4 雜訊移頻函數的比較

3.3 單迴路高階積分三角調變器

如圖 3.5 所示為單迴路高階積分三角調變器的架構，由 3.1 節與 3.2 節的計 算過程，我們可推導出在基頻內的量化雜訊功率PQ為

PQ = ^{2L 2L 1}

2

LSB )

OSR ( 1 1 L 2 12

V ⋅ ₊

⋅

π

，L：階數 （3.14）

其最大訊號雜訊比為

PSNR = 6.02B＋1.76－10 log(

1 L 2

L 2

+

π

單迴路高階的應用中，每增加一倍OSR 可增加(6L+3)dB，即(L+0.5)bit。積分三 角調變器可以藉由階數的增加來提高PSNR，但愈高階的應用愈容易使系統發生 不穩定的現象。

圖 3.5 單迴路路高階積分三角調變器

3.4 Interpolative 積分三角調變器

Interpolative 是屬於高階積分三角調變器的一種，他改變了某些級數的接 法，多增加一些支路，以提高雜訊移頻的效果，圖3.6 為一個四階的 interpolative 的架構 [18]。

圖3.6 四階 interpolative 架構

此種架構與單迴路高階三角積分器一樣有穩定度的問題，當階數增加時，每 一個積分器假設至少產生一個極點（Pole），而當使用的階數愈多時，極點增加，

將會導致在電路的設計上會有不穩定的情況發生；所以將會使得我們在選取積分 器的增益值受到限制，而階數愈高，可選取的增益範圍愈小，愈容易使電路產生 振盪；另一個問題則是時脈（Clock）控制的考量，當我們使用交換電容式

（Switching Capacitor，SC）的積分器時，主要是利用時脈的相位控制，來達到 積分的效果；而使用一個積分器約要產生兩個時脈來控制，而當階數增加時，所 需要的時脈也相對的增加，如此也增加了時脈控制與產生的問題。

3.5 MASH 架構

MASH（Multi-Stage Noise Shaping）架構又稱為串疊（Cascaded）架構，它 是一種由低階調變器串疊起來便可有高階效果的一種方法。MASH 的觀念是將 前級調變器的量化雜訊送至次級調變器的輸入端，作為其輸入訊號，再將每一級 的輸出做數位處理後，在輸出端將前級的量化雜訊消掉，如此只有一級的量化雜 訊會出現在輸出端，且量化雜訊的 NTF是相當於整體 MASH 階數的衰減。如圖 3.7 為三階 MASH∆Σ 調變器，它是 2-1 串疊的 MASH 架構包含了二階積分三角 調變器及一階積分三角調變器 [19]。

圖3.7 三階 MASH/積分三角調變器

由圖可推算出第一級調變器的輸出Y1(z)為

Y1(z) = z^-2X1(z) + (1－z^-1)²E1(z) （3.16）

第二級調變器輸出Y2(z)為

Y2(z) = z^-1X2(z) + (1－z^-1)E2(z) （3.17）

而整體MASH 調變器的輸出 Y(z)為

Y(z) = H1(z)Y1(z) + H2(z)Y2(z) （3.18）

在第一級量化雜訊E1(z)的取得中，假設了兩類比信號相減的mismatch誤差很小，

我們可近似X2(z)約等於E1(z)，而為了消除第一級的量化雜訊E1(z)，由(3.16)式～

(3.18)式，我們可定出數位誤差消除（Error cancellation）函數H1(z)及H2(z)的函式 為

H1(z) = z^-1 （3.19）

H2(z) = (1－z^-1)² （3.20）

由式(3.6)~(3.20)，可將第一極量化雜訊E1(z)消除，且第二級量化雜訊E2(z)具有三 階雜訊移頻的效果，其整體輸出Y(z)為

Y(z) = z^-3X1(z) + (1－z^-1)³E2(z) （3.21）

此架構最大的優點是沒有穩定度的問題，因為它是由低階的調變器所組成，

所以量化雜訊不會一級一級的經積分器放大，故穩定性佳，且又有高階調變器的 特點，有高效能的雜訊移頻效果，但需額外的數位電路來消除量化雜訊，且需要 良好的元線匹配，在上面的推導中我們便假設了這個情況；此外在現實上由第一 級的量化所產生一些漏雜訊（Leakage noise）也將限制住 cascaded ∆Σ 類比數位 轉換器的特性，而這些漏雜訊是由於有限的電壓增益、放大倍數的準確性、有限 的閉迴路極點以及非零的開關電阻引起的，這些都是在設計MASH 架構要考量 的 [10]。

3.6 多位元量化積分三角調變器（Multi-bit Quantizer Sigma Delta

Modulator）

增加量化位元數是很好的方法，如圖3.8 所示，即為其示意圖。多位元量化器能 很有效的減少量化雜訊，每增加一位元，約可增加 6dB 的 SNR，且當階數使用 不高時，也較無穩定度的問題；但由於使用多位元轉換，當輸出訊號回授至輸入

端時，需要一多位元的數位類比轉換器（Digital to Analog Converter，DAC），而 此轉換器的線性問題將會限制到整個積分三角 A/D 轉換器的線性度，而總諧波 失真（THD）將由被動元件的匹配程度所決定；目前有一些論文提出如何增進數 位類比轉換器的線性度，而使用Dynamic Element Matching（DEM）來提高線性 度是最常見的方法 [20] [21]。另一個要考量到的問題即為積分三角類比數位轉換 器的次類比數位轉換器（Sub-ADC），通常我們會使用快閃式類比數位轉換器

（Flash A/D Converter）來做多位元量化器，而快閃式類比數位轉換器有個很大 的缺點，就是它所使用的比較器數目與位元數成 2^B倍成長，也就是說要使用 6 位元的次類比數位轉換器需要使用到64 個比較器，或許比較器並不佔太大的面 積，但在 SOC 的應用上，我們相當注意面積與功率的問題，所以當使用到大量 的比較器時，所占用的面積就相當可觀，也變為多位元轉換的限制之一。

圖3.8 多位元量化架構

積分三角A/D數位轉換器適合應用於高解析度的設計上，它是利用超取樣與 雜訊移頻的技術來達到高信號雜訊比的要求，當所應用的輸入頻率提高時，一階 的積分三角A/D數位轉換器已不堪使用，因為它需要相當高的取樣頻率才可達 到，所以我們必需將積分三角A/D數位轉換器的階數（Order）提高，來降低OSR 的比值，而雖然可以藉由增加階數來提高解析度，但還是存在著穩定性的問題，

所以才會進一步衍生出串疊以及多位元量化的架構來改善，種種的演進使得積分 三角A/D數位轉換器的應用愈來愈廣泛。最後我們將調變器分成低階、高階、串 疊(MASH)及多位元四種型式，分析其優缺點如圖3.9 [22]。

圖3.9 各個積分三角調變器架構的比較

3.7 數位降頻濾波器（Decimation）

在積分三角A/D 轉換器中數位降頻濾波器是在處理後段的數位信號部分，

在超取樣調變後的高速數位資料碼是無法直接使用的，因為其中包含了原始信號 及雜訊移頻後的量化雜訊，因此數位降頻濾波器主要就是將含有雜訊移頻的超取 樣高速數位碼，轉換成奈奎式率的數位碼，且以多位元型式輸出，並濾掉信號頻 寬外(out of base-band)的雜訊。在濾波時為了保持信號的真實性，不可多引入雜 訊 ， 而 降 低SNR 值 ， 所 以 數 位 降 頻 濾 波 器 必 須 有 相 當 平 坦 的 信 號 通 過 帶 (pass-band)、陡峭(sharp)的轉換帶及足夠的停止帶衰減量(stop-band attenuation)。

一般的做法會採用兩級的數位降頻濾波器，因為若採用一級，為了維持系統的效

能，且在很高的頻率下，很難設計一個數位濾波器能一次就將頻率降回奈奎式 率，而且不損失SNR值。然而在數位電路中，數位濾波器的運算效能通常是決定 在乘法器的速度，所以如果不降頻直接做濾波動作，其濾波器的階數會很高。因 此採用兩級的數位降頻濾波器，在第一級使用一個可以將取樣頻率降至2 ~ 4倍的 奈奎式取樣率，且不會將雜訊移頻所移出的雜訊再移回來的梳形濾波器(comb filter)，而且它無需乘法器就可以實現，第二級再使用線性度良好的IIR或FIR 濾 波器，把降至2 ~ 4倍的奈奎式取樣率降到奈奎式率，以供後續電路使用，並以多 位元對應的數位碼輸出[13]，如此即達成類比/數位的轉換動作。

第四章 改進二階多位元量化積分三角調變器之 信號雜訊比公式

我們要建立的二階多位元量化積分三角調變器設計模型（Model）中，希望 可以提拱設計者在規劃之初便可以清楚的獲得一些重要資訊，如數位電路的邏輯 閘數目、需要多少開關的數量、功率、面積…等等，可供設計者參考。在模型中 信號雜訊比（Signal-to-Noise Ratio, SNR）的估測是相當重要的，以一階積分三 角調變器的 PSNR 為例，如式（2.22），假設這個公式失去了準確性，那麼設計 者在規劃之初便會決定錯誤的 OSR 與量化位元數，如此設計出來的取樣頻率與 量化器（Quantizer）便無法達到所需要的 SNR，對於模型之後的規劃與所提供 的資訊也都將失去意義；所以在這一章節中，我們將說明一些考量以選擇二階多 位元量化積分三角調變器來建立模型，此外針對二階多位元量化積分三角調變器 的架構與原理，來討論信號雜訊比的公式是否精確以及需要做何改良。

4.1 積分三角調變器的考量

在第二章與第三章中詳細介紹了各個積分三角調變器的架構與原理，設計者 將隨著不同的輸入頻寬（Bandwidth）與解析度（resolution）需求來選擇適合的 架構設計，然而我們所討論的主題將以兩階單迴路多位元的架構為主，如圖 4.1 所示為示意圖。

圖4.1 兩階單迴路多位元量化示意圖

我們以此架構為主要考量有幾個因素：

(1) 積分三角 A/D 轉換器可藉由增加階數來達到解析度的需求，但是階數 太高將會對系統的穩定度產生影響，然而選擇二階的架構將可避免系統 不穩定的問題；圖4.2 為二階積分三角調變器在時域的表示圖，其中 g 代表積分器的增益，d 代表 D/A 轉換器的增益，α 代表運算放大器的漏 雜訊（Leakage noise），漏雜訊是由於運算放大器的有限增益引起，我 們將有限增益A 表示為

1－α = A

1 （4.1）

圖4.2 discrete time 二階 Σ∆ 調變器

由積分器的方塊圖可以推導出積分器函數為 H(z) = ¹ ₁

z 1

gz

−

−

−

α

而將D/A 轉換器的增益 d 考量進來，可推導 STF(z)為 STF(z) = ( ¹ ₁

z ) gd ( 1

gz

−

−

−

+

在式（4.3）的推導中我們假設了第一級積分器與第二級積分器的增益 以及運算放大的有限增益皆相同，此假設可減少分析的複雜度。所以由 式（4.3）中可發現會產生 gd－α 的極點，由以下的推導可以知道穩定 度的需求為：

gd −

< 1

只要將二階積分三角調變器增益與 D/A 轉換器增益的乘積限制在式 （4.4）的範圍中，將可維持住系統的穩定性；若愈高階的架構，則可穩 定的範圍將愈小且愈難去實現。

(2) 將積分三角調變器的階數選定在二階則會有信號雜訊比是否會太低的 疑慮，所以我們在量化器的部分以多位元量化的方式來增加系統的解析 度，以求可達到更高的解析度應用，如圖4.3 所示。

圖 4.3 multi-bits 積分三角調變器示意圖

(3) 近年來有許多發表的論文以 MASH 的方式設計積分三角調變器 [23]～

[26]，此架構以串疊的方式達到高階的效果且又避免了穩定度的問題，

而雖然它可以消除前一級的量化誤差（Quantization error）但是對漏雜 訊（Leakage noise）的影響相當敏感，使得在數位雜訊消除電路（Digital cancellation circuit）中無法將此雜訊抵消，而且在深次微米的製程中，

要得到較高的運算放大器增益也愈趨困難，所以此雜訊將會大大的引響 積分三角調變器的效能。

綜合以上的考量，我們覺得以二階多位元量化架構來建立模型，將可廣泛的應用 在各個應用領域之中，且在電路的實現上也比較容易。

4.2 二階多位元量化積分三角調變器的相關雜訊

在第三章中我們計算了積分三角調變器的信號雜訊比，不過在推導的過程中 所考量的雜訊功率只有包括到量化雜訊而已，然而隨著電路愈來愈複雜以及元件

製程縮小的情形下，僅僅考慮一個雜訊的影響是不夠的，這也是為什麼在大部分 發表的論文中，若以理想的信號雜訊比公式來估測時，與實現後的結果通常有一 大段的誤差有關，所以我們覺得所考量的雜訊不足是導致信號雜訊比產生誤差的 原因，而我們將以此論點來找出更多應該被考量在內的相關雜訊。

圖 4.4 為二階積分三角調變器的電路圖，使用差動輸入/輸出的方式來設計，

其中快閃式A/D 轉換器（Flash A/D Converter）即為量化器，在這裡是以 4 位元 的量化器表示；另外由交換式電容（Switched Capacitor）電路來建立積分器與 D/A 轉換器，DEM（Dynamic Element Matching）是為了增進 D/A 轉換器的元件 線性度，我們將在第四章中加以詳述。

圖4.4 二階 4 位元量化積分三角調變器電路

我們的目的不是如何去設計電路，但可以由電路圖找出二階積分三角調變器 的相關雜訊，此雜訊可能是某個元件或是某個物理現象造成的，我們都必須加以

討論，並在最後找出對改善信號雜訊比有幫助的雜訊來納入考量。我們會討論的 雜訊有開關有限電阻的熱雜訊、閃爍雜訊、運算放大器的雜訊、劇跳雜訊、電容 不相稱誤差、電容非線性影響…等等，以下我們將深入了解各個雜訊的產生以及 是否對系統產生很大的影響。

(1) 開關有限電阻的熱雜訊（Thermal noise of switch）：由於二階多位元量 化積分三角調變器是使用切換式開關來設計，電路中將使用大量的開 關，而在討論開關的熱雜訊之前，我們必須先暸解一個電阻會產生的雜 訊有哪些。假設在導體中平均電流為零時，會由於些微的熱能使得電子 產生隨機運動並引起導體跨壓的變動，我們稱此因熱能所產生的不尋常 變動為熱雜訊，因此熱雜訊之頻譜與絕對溫度是成比例的。如圖4.5 所 示，電阻 R 的熱雜訊可以一串聯電壓原來建立其模型，其單邊頻譜密 度（Spectral Density）為

SR(f) = 4kTR , f ≧ 0 （4.4）

其中波茲曼常數 k = 1.38 × 10-23 J/K，T 代表絕對溫度。

圖4.5 電組熱雜訊模型與單邊頻譜

圖4.6 電組熱雜訊單邊頻譜密度

其中 SR(f)的單位以 V²/Hz 表示，所以我們也可以寫成

V_R² = 4kTR

（

）

把雜訊以電壓均方根值來表示，在之後對電路的雜訊分析中，若我們將

雜訊以電壓源的方式來表示將可獲得快速的分析過程。圖

（

）為一 個簡單的取樣電路，在開關的設計上通常會使用

、

或

三種方式來製作，因為

為一個電壓控制元件，可由閘 極時脈電壓的高準位與低準位來控制

的導通與截止；然而不 管是使用何種架構，當開關在運作時，

皆可看成為一個有限 電阻

的模型，如圖

所示。一般而言，以

開關電路最為常 見，因為它所得到的導通電阻為

與

並聯的結果，可將導 通電阻最小化；此外在電路精確度也有優點，例如可以減少電荷饋入

（

）的影響，我們將在第四章加以說明我們的考量。

圖4.7 (a)取樣電路 (b)以 NMOS 當開關 (c)以 PMOS 當開關(d)以 CMOS 當開關

圖4.8 開關有限電阻模型

我們將式（4.5）的結果應用在圖 4.8 之中，可以得到在取樣電路中多了 一個雜訊電壓源與電阻串聯，為了方便求出取樣電路的輸出雜訊功率 Pout，在分析時將不考慮輸入訊號Vin的影響並將其短路接地，如圖4.9 所示。

圖4.9 加入雜訊電壓之取樣電路

首先我們推導取樣電路的輸出/輸入轉移函數 H(s)為 H(s) =

s on R

out

C sR 1 ) 1 s V ( V

= + （4.6）

由於輸出頻譜密度 Sout(f)為輸入頻譜密度 SR(f)通過 H(s)的結果，所以可 得

Sout(f) = S_R(f)H(j2

π

_{2 2}

s 2 on on 2

f C R 4 1 kTR 1

4 +

=

由式子可以知道電阻的白色雜訊（White noise）頻譜 SR(f)經過取樣電路 後會以低通的特性來表示輸出頻譜Sout(f)；接著我們可計算輸出總雜訊 功率P 為

Pout

⁼ ∫

2

df

f C R 4

kTR 4

π , 令 u = 2π RonCsf

Cs

kT 2

=

π

Cs

= kT （4.8）

由於 kT/C 的單位為 Vrms²，我們也同時考慮將輸出端總均方根值雜訊 電壓寫成

s 2

out C

V = kT （4.9）

式（4.9）中很明顯的表示當取樣電容值上升時，將可有效降低雜訊功 率，但在電路設計上往往無法單單考慮一個效應的影響，有許多其他的 關連導致增加電容值會產生許多困難 [15]。在以上的推導中，我們考 慮只有一個取樣電路的情形，由於在二階積分三調變器中使用較多的取 樣開關，每個開關皆可以圖4.9 來表示，所以必須考量多個取樣電路動 作的情形，以觀察輸出端的雜訊會有何變化；圖 4.10 為兩個取樣電路 的示意圖，在圖中已經將雜訊電壓串聯電阻的模型建立。

圖4.10 多重取樣電路

在計算過程中我們將輸入訊號 Vin1 與 Vin2接地，以方便分析雜訊電源

2 1

VR 與V_R2²對輸出的影響，根據式（4.8）的結論，可以分別求出輸出 雜訊Pout1與Pout2為

Pout1 = C1

kT （4.10）

Pout2 = C2

kT （4.11）

而由於式（4.10）與式（4.11）為非相關雜訊 [15]，所以輸出總雜訊功 率Pout可寫成

Pout = Pout1 + Pout2 = kT( )

C 1 C

1

2 1

+ （4.12）

式（4.12）是一個重要的証明，表示若在一個節點上有多個 RC 取樣電 路動作時，可以把節點上的輸出雜訊功率寫成

Pnode =

∑

= M

1 i

C

kT

式（4.13）的結果將可幫助我們在下一節中快速計算多個開關的雜訊功 率。

(2) 閃爍雜訊（Flicker noise）：在電晶體中閘極氧化層（SiO2）與矽基板之 介面之間，由於矽晶體會到達此介面的一端，許多不連接（dangling）

之鏈結將會出現，進而產生一多餘的能階，如圖 4.11 所示。當電荷載 子於介面移動時，某些載子將被隨機捕捉而以此能階被釋放，使得汲極 電流產生不尋常的跳動，稱為閃爍雜訊。

圖4.11 氧化層與矽介面的不連接鏈結

我們通常將閃爍雜訊以電壓源的形式串聯於 MOSFET 的閘極上，其值 為

V_flicker² =

f 1 WL C

K

ox

⋅ （4.14）

其中 K 為製程相關常數且其數量級為 10^-25 V² F。閃爍雜訊表現出其大 小與頻率成反比，可以得知此雜訊的發生在低頻運作時將顯得更加嚴 重；而閃爍雜訊也可稱為1/f 雜訊。

(3) 運算放大器的雜訊（noise of op-amp）：在眾多的運算放大器架構中要建 立一個通用的雜訊模型是較難的，但運算放大器是由電晶體所組成，我 們可以由了解電晶體的相關雜訊，進而推導出運算放大器的總雜訊。圖 4.12 為我們將雜訊等效成電壓源串聯 MOSFET 之閘極的模型，並將雜 訊源寫成

V_mos² = MOSFET_Thermal_Noise + MOSFET_Flicker_Noise

f 1 WL C

K kTgm

4

ox

⋅ +

=

γ

（4.15）

其中係數

γ

圖4.12 MOSFET 雜訊電壓源模型

將雜訊以電壓源來表示，可以比較直觀的分析電路的雜訊，我們將在下 一節中詳細分析運算放大器的雜訊；此外，在一般的運算放大器應用 中，大多用於高頻，我們可以由式（4.14）得到一個結論，當電晶體運 作頻率愈高時，可以將雜訊源V_mos² 簡化成只包括熱雜訊（Thermal noise）的部份，如此可將分析複雜度降低且又不會產生很大的失真。

(4) D/A 轉換器參考電壓的雜訊（noise of DAC reference voltage）：此部分 的雜訊分析與運算放大器相同，必須深入由 MOSFET 元件來分析電路 的總雜訊，不同之處在於有些參考電壓電路所應用的操作頻率並不高，

所以有時需考量到 MOSFET 的閃爍雜訊影響。此外若比較運算放大器 與參考電壓兩者雜訊的大小，則參考電壓所產生的雜訊會較大些，因為 在積分三角調變器中，所考量的運算放大器雜訊是指它的輸入雜訊，而 參考電壓是指它的輸出雜訊，輸出雜訊會被電路的增益放大，輸入增益 則不會，這方面的分析將在下一節提到。

(5) 劇跳雜訊（Jitter noise）：在理論上，時脈產生器（Clock generator）提 供給電路的時脈週期應該是一致且不變的，但運作的過程中因為某些無 法避免的元件非理想效應，導致時脈的週期卻會發生不一致的現象而對 電路產生額外的雜訊，如圖4.13 所示。

圖4.13 時脈產生劇跳

在圖中 X1(t)為正常的時脈波形，而 X2(t)為近似週期性的波形，波形的 週期產生一個小的變化，使得交錯點偏離 X1(t)的理想值，此即為劇跳 雜訊；此方面的問題並不侷限在積分三角調變器之中，幾乎所有類比與 數位電路設計上都會產生，而目前很多研究仍持續去探討這個問題與改 善的方法。

(6) 電容不相稱誤差（Capacitor mismatch）：在實現積分三角調變器的電路 中，積分器的增益是個重要的參數，如圖 4.14 所示，我們令第一級的 積分器增益為 a，第二級的積分器增益為 b，進入第一級積分器輸入的 D/A 轉換器增益為 C1，進入第二級積分器輸入的D/A 轉換器增益為 C2。

圖4.14 含積分器增益之二階積分三角調變器

由圖我們可以推導出訊號轉移函數 STF(z)為

STF(z) = ₂

1 1

2

2

z ) 1 b abc ( z ) 2 bc ( 1

z ab

−

−

−

+

− +

− +

⋅ （4.16）

將式（4.16）與式（3.8）理想二階積分三角調變器的 STF(z)相比，可以 知道a、b、C1、C2之間的關係為

abc

− b + 1 = 0

c

b − 2 = 0

假設我們選擇讓 a = 1/2、b = 2、C1 = C2 = 1，就可以使得式（4.16）得 到 z^-2的結果，此即為二階積分三角調變器理想的訊號轉移函數；由此 可見積分器的增益對於系統的效能會產生相當大的影響。在電路的設計 上，積分器的增益是由取樣電容Cs與回授電容Cf之比值來決定，如圖 4.15 所示，而在實現電容時，或多或少會被製程的技術影響到電容的準 確度，而這將使得積分器的增益產生誤差，以積分三角 A/D 轉換器架 構而言，MASH 架構對此誤差最為敏感，若誤差太大，將使得漏雜訊

（Leakage noise）增加。

圖4.15 積分器增益

(7) 電容非線性影響（Capacitor non-linearity effect）：在電路中的電容器會 因本身物理特性的問題而產生非線性影響，此外會引起電容非線性現象 的原因還有很多，例如溫度的變化、電壓的充放電…等等，並會因此產 生諧波失真，而此現象的影響大部分由製程技巧決定，由目前製程的技 術仍不斷的進步來看，這方面的影響也將隨之降低；我們通常以下面的 式子來表示非線性的現象

C(v) = C⁰( 1 +α v+βv² + … ) （4.19）

C⁰表示未充電的電容值，

α

通常被表示為p.p.m./V 或 p.p.m./V²。

上述的七個雜訊問題是我們在觀察積分三角調變器之後所需注意到的，但並 非所有的雜訊都會被納入訊號雜訊比的公式中，因為我們最後的目的是希望能建 立一個設計模型，能讓設計者在規劃之初即可知道一些電路的相關資訊，如果我 們將納入考量的雜訊無法有效改善信號雜訊比的精確度，且使得公式過於複雜，

將不利於設計者直觀的找出重要參數，如此我們建立模型的功用也只是增加設計 者的問題而已；所以必須將適合且有幫助於改善信號雜訊比的因素考量進來，因 此我們將納入的雜訊有開關有限電阻的熱雜訊、D/A 轉換器的參考電壓雜訊以及 運算放大器的雜訊，將這三個雜訊加入至信號雜訊比的原因為：

(1) 在實現積分三角調變器的電路中，使用大量的開關，且 D/A 轉換器的 開關數目將會隨著量化位元數B 以 2^B成長，增加的數目相當可觀，所 以其所造成的雜訊功率勢必無法忽略，且可能是重要的參數之一。

(2) 在式（3.10）中顯示出二階積分三角調變器的訊號轉移函數 STF為 1，

這代表著由第一級積分器輸入的訊號或雜訊將不會受到積分三角調變 器的影響而衰減，由於開關有限電阻的熱雜訊、D/A 轉換器的參考電壓 雜訊以及運算放大器的雜訊皆由第一級積分器輸入所以是我們考慮的 重點，此外在下一節中也將說明第二級積分器輸入端的雜訊是否要一併 考量。

(3) 劇跳雜訊（jitter nois）是由於積分三角調變器外的時脈所造成的影響，

若無法將此雜訊好好處理的話，將會使得系統的效能大幅衰減並造成訊 號雜訊比的下降；然而在目前的技術中，以改善 PLL（Phase Locked Loops） 電路的效能最為常見，如圖 4.16 所示為 PLL 之方塊示意圖；

其中PD 為相位檢測器（Phase Detector），主要是比較輸出時脈

φ

φ

果知道相位不一致之後，再由低通濾波器送出電壓來控制VCO 的振盪 頻率，如果輸出相位超前輸入相位，則VCO 會降低輸出時脈的頻率以 達到一致，反之則加快VCO 的頻率。

圖4.16 PLL 方塊圖

PLL 之應用相當廣泛，主要用在頻率放大的功能，雖然電路本身會引起 劇跳雜訊，但對於改善劇跳雜訊也有其效果；當VCO 發生慢劇跳（Slow jitter）也就是從一個週期至下一個週期之間其瞬間頻率是緩慢地變化，

由於 VCO 的輸出相位

φ

φ

(4) 在電容的問題上，隨著製程的進步其影響是會逐漸降低的，以電容的製 作技術來看，0.35µm 製程技術中採用兩層多晶矽（Poly to Poly）來建 立電容，而與目前較先進的製程 0.18µm 使用 MIM（Metal Insulator Metal）的方式相比，使用 MIM 的方法不僅可以提高電容的精確度

（accurately ），更擁有較好可靠度（reliability）及線性度（Linearity），

如此可將電容匹配與非線性問題做更好的改善；由此可見隨著製程的進 步將使得電容的效能愈來愈好。

(5) 在電晶體的雜訊源中，我們只考慮熱雜訊的影響，因為在積分三角調變 器的應用中，大都操作在幾 MHz 至幾十 MHz 等高頻率之間，使得閃 爍雜訊訊的影響變成不是主要的因素了。

基於上述的理由，我們決定分析開關有限電阻的熱雜訊、D/A 轉換器的參考 電壓雜訊以及運算放大器的雜訊對二階積分三角調變器的影響，並進一步將其考 量在訊號雜訊比的公式中，加以改善其精確度。

4.3 雜訊之估測

首先我們將二階積分三角調變器的理想信號雜訊比公式再檢驗一次，若要以 分貝（dB）來表示信號雜訊比，可將通式寫成

SNRideal = 10 log(

N S

P

P

理想的公式中，信號功率PS與總雜訊功率PN分別表示為 PS =

8 FS²

（4.21）

PN = PQ = _{2B 5}

4 2

OSR 60 2

FS

⋅

⋅

⋅

π

（4.22）

FS 代表輸入信號大小的全刻度（Full Scale），B 代表量化位元數，OSR 代表超取 樣比（Oversampling Ratio）；而式（4.21）與式（4.22）的証明如 3.2 節所示，在 此便不多做說明；我們要注意的是理想的訊號雜訊公式中，考量的總雜訊功率 PN僅僅包括量化雜訊功率PQ而已，將式（4.21）與式（4.22）帶入式（4.20）中 可以得到完整的信號雜訊比公式，如式（3.13）所示，所以就理論上而言，依照 所需的解析度（Resolution）來計算訊號雜訊比的值，將可合理的推算出所需要 的OSR 與量化位元數 B，但隨著電路的複雜度增加，在考量信號雜訊比時僅包 含量化雜訊PQ是不夠的，所以必須加入其他雜訊的影響來使得信號雜訊比的估 測更真實；在4.2 節的結論中，我們知道該增加哪些雜訊的考量，以下將計算這 些雜訊在積分三角調變器中所產生的影響，以及考量在訊號雜訊比的公式中。