第四章 有限元素分析
4.2 模型驗證
本部分建立由業界提供使用 TCAD 軟體所模擬出之 1/2 二維 MOSFET 模型，比較業界使用 TCAD 軟體模擬與本研究使用 ANSYS
®
模擬出之結果。比較結果的方法是在模型上選定五條切線，如圖4-2，比較兩模擬結果在切線上的應力值，切線1~3 比較其 X 方向的應力，
切線4~5 比較其 Y 方向的應力。
整個製程模擬的程序共分成八個步驟(load step)，參照表 3-2；本 部分將其分為三階段，分別為步驟 1~5、5~7、7~8 等三階段，在 ANSYS
®
軟體中之操作方法為，分別讀取第 5、7、8 步驟結束時之結 果，再分別比較各階段的結果。第一階段包含了矽晶圓基底、淺溝絕緣結構、閘極氧化層、多晶 矽閘極等四部份；圖4-3 為第一階段製程切線 1~3 應力比較圖，觀察 可看出其誤差皆小於 3%；圖 4-4 為第一階段製程切線 4~5 應力比較 圖，觀察可看出切線 5 在矽晶圓基底與淺溝絕緣結構之交界處約有 15%的誤差。
第二階段包含了矽晶圓基底、淺溝絕緣結構、閘極氧化層、多晶 矽閘極線型氧化物間隙、鎳化物間隙等六部份；圖 4-5 為第二階段製 程切線1~3 應力比較圖，觀察可看出除了在切線 1 之最大誤差有 6.8%
其餘之誤差皆小於3%；圖 4-6 為第二階段製程切線 4~5 應力比較圖，
觀察可看出其最大誤差約介在15~20%之間。
第三階段包含了矽晶圓基底、淺溝絕緣結構、閘極氧化層、多晶 矽閘極線型氧化物間隙、鎳化物間隙、接觸孔蝕刻停止層等七部份；
圖4-7 為第三階段製程切線 1~3 應力比較圖，觀察可看出其誤差介在 8~20%之間；圖 4-8 為第三階段製程切線 4~5 應力比較圖，觀察可看 出其誤差約為9.5%。
經由以上三階段的結果比較驗證中，可發現其最大誤差約20%，
且大部分之誤差皆小於 3%，因此可知 TCAD 軟體與本研究使用之 ANSYS
®
軟體模擬出之結果相似度極高。圖4-2 模型之五條切線
Si
STI
Poly Spacer
Cutline4 CESL
Cutline5
Under the oxide/Si ~ 20A
Under the oxide/Si ~ 0.15um
X=0.01um
Si
STI Pol y Spacer
Cutline1 Cutline2 Cutline3
X=0.25um X=0.75um
CESL
Si
STI Poly Gate Oxide
Cutline1 Cutline2 Cutline3
X=0.01um X=0.25um X=0.75um
圖4-3 第一階段製程切線 1~3 應力比較圖
-2.0E+09 -1.5E+09 -1.0E+09 -5.0E+08 0.0E+00
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4
TS4_Sxx
Cutline1
Error: < 3%
0 0.1 0.2 0.3 0.4
Cutline1 Sxx (Step1)
-2.0E+009 -1.5E+009 -1.0E+009 -5.0E+008 0.0E+000
0 0.2 0.4 0.6 0.8 1
-2.5E+009 -2.0E+009 -1.5E+009 -1.0E+009 -5.0E+008 0.0E+000
Cutline2 Sxx (Step1) Cutline2
-2.5E+09 -2.0E+09 -1.5E+09 -1.0E+09 -5.0E+08 0.0E+00
0 0.2 0.4 0.6 0.8 1
TS4_Sxx
Error: < 3%
0 0.2 0.4 0.6 0.8 1
Cutline3 Sxx(Step1)
-2.2E+009 -1.7E+009 -1.2E+009 -7.0E+008 -2.0E+008 3.0E+008 Cutline3
-2.2E+09 -1.7E+09 -1.2E+09 -7.0E+08 -2.0E+08 3.0E+08
0 0.2 0.4 0.6 0.8 1
Error: < 3%
TS4_Sxx
圖4-4 第一階段製程切線 4~5 應力比較圖
0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 -1.0E+009
-8.0E+008 -6.0E+008 -4.0E+008 -2.0E+008 0.0E+000 2.0E+008 4.0E+008 6.0E+008 8.0E+008 1.0E+009
Cutline4 Syy (Step1)
-1.0E+09 -8.0E+08 -6.0E+08 -4.0E+08 -2.0E+08 0.0E+00 2.0E+08 4.0E+08 6.0E+08 8.0E+08 1.0E+09
0 0.01 0.02 0.03 0.04 0.05 0.06
TS4_Syy
Cutline4
0 0.2 0.4 0.6 0.8 1
-2.0E+009 -1.5E+009 -1.0E+009 -5.0E+008 0.0E+000 5.0E+008 1.0E+009 1.5E+009 2.0E+009 2.5E+009
Cutline5 Syy (Step1)
-2.0E+09 -1.5E+09 -1.0E+09 -5.0E+08 0.0E+00 5.0E+08 1.0E+09 1.5E+09 2.0E+09 2.5E+09
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
TS4_Syy
Cutline5
Error: 15%
Si
STI Poly Gate Oxide
Cutline4
Cutline5 Under the oxide/Si ~ 20A
Under the oxide/Si ~ 0.15um
-2.5.E+09 -2.0.E+09 -1.5.E+09 -1.0.E+09 -5.0.E+08 0.0.E+00
0 0.2 0.4 0.6 0.8 1
TS4_Sxx
Si
STI
Poly Spacer
Cutline1 Cutline2 Cutline3
X=0.01um X=0.25um X=0.75um
-2.0.E+09 -1.0.E+09 0.0.E+00 1.0.E+09 2.0.E+09 3.0.E+09 4.0.E+09
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 TS4_Sxx
圖4-5 第二階段製程切線 1~3 應力比較圖
Cutline1
Error: 6.8%
0 0.1 0.2 0.3 0.4
Cutline1 Sxx (Step2)
-2.0E+009 -1.0E+009 0.0E+000 1.0E+009 2.0E+009 3.0E+009 4.0E+009
Cutline2
0 0.2 0.4 0.6 0.8 1
Cutline2 Sxx (Step2)
-2.5E+009 -2.0E+009 -1.5E+009 -1.0E+009 -5.0E+008 0.0E+000
0 0.2 0.4 0.6 0.8 1
-2.2E+009 -1.7E+009 -1.2E+009 -7.0E+008 -2.0E+008 3.0E+008
Cutline3 Sxx (Step2) Cutline3
-2.2.E+09 -1.7.E+09 -1.2.E+09 -7.0.E+08 -2.0.E+08 3.0.E+08
0 0.2 0.4 0.6 0.8 1
TS4_Sxx
Error: <3%
Spacer
Si
ST Poly
Cutline4
Cutline5 Under the oxide/Si ~ 20A
Under the oxide/Si ~ 0.15um
圖4-6 第二階段製程切線 4~5 應力比較圖
-3.0.E+09 -2.0.E+09 -1.0.E+09 0.0.E+00 1.0.E+09 2.0.E+09 3.0.E+09
0 0.01 0.02 0.03 0.04 0.05 0.06 TS4_Sxx Cutline4
Error: ~15%
0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 Cutline4 Syy (Step2)
-3.0E+009 -2.0E+009 -1.0E+009 0.0E+000 1.0E+009 2.0E+009 3.0E+009
0 0.2 0.4 0.6 0.8 1
-2.0E+009 -1.5E+009 -1.0E+009 -5.0E+008 0.0E+000 5.0E+008 1.0E+009 1.5E+009 2.0E+009 2.5E+009
Cutline5 Syy (Step2) Cutline5
-2.0.E+09 -1.5.E+09 -1.0.E+09 -5.0.E+08 0.0.E+00 5.0.E+08 1.0.E+09 1.5.E+09 2.0.E+09 2.5.E+09
0 0.2 0.4 0.6 0.8 1
TS4_Sxx
Error: 20%
X=0.01um
Si
STI
Poly Spacer
Cutline1 Cutline2 Cutline3
X=0.25um X=0.75um
CESL
0 0.1 0.2 0.3 0.4
-1.0E+009 0.0E+000 1.0E+009 2.0E+009 3.0E+009 4.0E+009 5.0E+009 6.0E+009 7.0E+009 8.0E+009
Cutline1 Sxx (Step3)
-1.E+09 0.E+00 1.E+09 2.E+09 3.E+09 4.E+09 5.E+09 6.E+09 7.E+09 8.E+09
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 TS4_Sxx
Cutline1
Error: 12%
Error: ~14%
Error: ~20%
圖4-7 第三階段製程切線 1~3 應力比較圖
0 0.2 0.4 0.6 0.8 1
-3.0E+009 -1.0E+009 1.0E+009 3.0E+009 5.0E+009 7.0E+009 9.0E+009 1.1E+010 1.3E+010
Cutline2 Sxx (Step3)
-3.E+09 -1.E+09 1.E+09 3.E+09 5.E+09 7.E+09 9.E+09 1.E+10 1.E+10
0 0.2 0.4 0.6 0.8 1
Cutline2 Error: 8%
TS4_Sxx
0 0.2 0.4 0.6 0.8 1
-4.0E+009 -2.0E+009 0.0E+000 2.0E+009 4.0E+009 6.0E+009 8.0E+009 1.0E+010 1.2E+010 1.4E+010 1.6E+010
Cutline3 Sxx (Step3)
-4.0.E+09 -2.0.E+09 0.0.E+00 2.0.E+09 4.0.E+09 6.0.E+09 8.0.E+09 1.0.E+10 1.2.E+10 1.4.E+10 1.6.E+10
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 Cutline3
Error: 8%
TS4_Sxx
Si
STI
Poly Spacer
Cutline4 CESL
Cutline5
Under the oxide/Si ~ 20A
Under the oxide/Si ~ 0.15um
0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 -5.0E+009
-4.0E+009 -3.0E+009 -2.0E+009 -1.0E+009 0.0E+000 1.0E+009 2.0E+009 3.0E+009 4.0E+009 5.0E+009
Cutline4 Syy (Step3)
-5.0.E+09 -4.0.E+09 -3.0.E+09 -2.0.E+09 -1.0.E+09 0.0.E+00 1.0.E+09 2.0.E+09 3.0.E+09 4.0.E+09 5.0.E+09
0 0.01 0.02 0.03 0.04 0.05 0.06 TS4_Syy
Cutline4
Error: 9.5%
圖4-8 第三階段製程切線 4~5 應力比較圖
0 0.2 0.4 0.6 0.8 1
-2.0E+009 -1.5E+009 -1.0E+009 -5.0E+008 0.0E+000 5.0E+008 1.0E+009 1.5E+009 2.0E+009 2.5E+009
Cutline5 Syy (Step3)
-2.0.E+09 -1.5.E+09 -1.0.E+09 -5.0.E+08 0.0.E+00 5.0.E+08 1.0.E+09 1.5.E+09 2.0.E+09 2.5.E+09
0 0.2 0.4 0.6 0.8 1
TS4_Syy
Cutline5
在文檔中
題目：封裝效應對應變矽金氧半場效電晶體之應 力分析
(頁 65-73)