第三章 有限元素模型
3.4 覆晶封裝構裝體
本部分以覆晶封裝構裝體為分析研究對象，共可分為散熱蓋(heat spreader)、熱界面材料(thermal interface material, TIM)、晶片(chip)、
黏著膠(adhesive)、加強環(stiffener)、銲錫凸塊(solder ball)與底膠 (underfill)之等效層、基板為三明治結構，中間一層核心材料上下各一 層 built-up 材料，圖 3-6 為覆晶封裝構裝體結構示意圖，表 3-3 為各 部分材料參數。
heat spreader
underfill
圖3-6 覆晶封裝構裝體結構示意圖
表3-3 覆晶封裝構裝體材料參數
Material Young’s modulus (MPa) Poisson’s
ratio CTE (ppm/℃) Tg (℃) heat
spreader 71000 0.34 18
TIM 0.35 0.38 232
chip 187000 0.28 3.09 ~ 3.77
adhesive
≧-65℃ 9380 ≧0℃ 7000
≧25℃ 4000 ≧50℃ 700
≧75℃ 90 ≧100℃ 75
0.3 ≧49℃ 46
＜49 140 ℃
stiffener 71000 0.34 18
bump 75970-152T
T = Kelvin 035 24.7
Underfill 7000/40 0.33 32 70
substrate
built-up 3500 0.3 X/Z：60
Y：17.33 substrate
core 22000 0.21 X/Z：16
Y：50
chip TIM
bump
stiffener
substrate core
built-up
adhesive
因構裝體本身為對稱結構故僅建立 1/4 剖面模型，並且為了增加 求解效率，在銲錫凸塊與底膠處以等效層取代，材料特性使用混合體 積比例疊加方式求取[17]，以下式表示之：
s s /
R = V V
(3-1)u u /
R = V V
(3-2)eq s s u u
E = E R + E R
(3-3)eq s R s u R u
ν = ν + ν
(3-4)eq s R s u R u
α = α + α
(3-5) 其中V
為等效層總體積、V s
為銲錫凸塊所佔體積、 為底膠所佔體 積，V u
R s
、 分別代表銲錫凸塊與底膠在等效層總體積中所佔的比例，R u E s
、E u
分別代表銲錫凸塊與底膠的楊氏模數，ν s
、ν u
分別代表銲錫 凸塊與底膠的浦桑比，α s
、α u
分別代表銲錫凸塊與底膠的熱膨脹係 數，E eq
、ν
、α
則分別代表等效的楊氏模數、浦桑比及熱膨脹係數，經由計算後，內層與外層銲錫凸塊所佔之體積比，分別為 0.0833 與 0.3243，圖 3-7 為其有限元素模型圖。
eq eq
圖3-7 覆晶封裝構裝體有限元素模型圖
為了將封裝 必須使用前 述之次模型法，將結果疊代入MOSFET 上。但因為 MOSFET 相對於
體之封裝效應施加在 MOSFET 上，所以
覆晶封裝構裝體之結構尺寸相差極為懸殊，如要一次就將結果疊代至 MOSFET 上，將會造成全域模型的元素過小、過多，如此一來會增 加運算時間，結果也不一定正確，就失去了使用次模型法的本義。因 此在此，本研究建立了四層次模型以利於將結果疊代入 MOSFET 模 型中。此四層次模型依序分別是錫鉛凸塊、晶片與錫鉛凸塊間之薄膜 層、低介電材料層(low-k)、MOSFET，圖 3-8 為各層次模型相對於上 一層之位置之示意圖。
FCBGA
Solder Bump
X Y
Intermediate model
Low-k
Transistor (flip)
圖3-8 各層次模型相對於上一層之位置之示意圖
第一層次模型為錫鉛凸塊層，在全域模型時為求運算快速於是使 用混合體積比例疊加方式建立等效材料層。但在建構第一層次模型 時，為增加結果的精確度，便將詳細之錫鉛凸塊層之結構建構出來，
其結構由上至下依序為晶片、低介電材料層、矽玻璃(USG)、銅墊、
鋁墊、Si
3
N4
、凸塊下金屬層(under bump metallurgy, UBM)兩層，銅層 以及鎳層、(63Sn/37Pb)錫鉛凸塊、底膠、電阻層(solder resister, SR)、銅墊、銅導線、built-up。其中，第一層次模型之錫鉛凸塊，利用 Heinrich[18]等學者提出之數學模型，描繪凸塊經迴銲後之外型，圖 3-9、3-10 分別為第一層次模型之結構示意圖與有限元素模型圖，表 3-4 為其材料參數表。
圖3-9 第一層次模型示意圖 (單位：μm)
SROLEN (108) SR
TRACEHT (10) 63Sn/37Pb EU solder
Ni CU CU
ALHT (1.3) 2*CBD (40)
Substrate Si
3N
4SPADHT (5) Low-K
SUB DIEHT (140.35)
USGHT (3.465) LOWKHT (3.585)
CUPADHT (3) Al
Pass 2 (1.5)
BPITCH (200)
SRHT (15)
BU1HT (200) UBM NI (3)
UBM CU (5.5)
TRACELEN (118) BUMPDIA (120)
Underfill Pass 1 (1.5)
Chip
USG
UBMLEN (108)
圖 3-10 第一層次模型有限元素模型圖
表3-4 第一層次模型材料參數表
Material Young’s modulus (MPa)
Poisson’s
ratio CTE (ppm/ ) ℃ Tg ( ) ℃
Chip 187000 0.28 3.09 ~ 3.77
Low-k 14000 0.3 8
USG 70000 0.3 0.5
Cu 68900 0.34 16.7
Al 70000 0.35 23.6
Si3N4 300000 0.26 3.2
Ni 205000 0.3 13.3
bump 75970-152T
T = Kelvin 035 24.7
Underfill 7000/40 0.33 32 70
Solder resister 3448 0.35 30
Built-up 3500 0.3 60/135 153
第二層次模型則取第一層次模型凸塊上方部分，建立四層夾層結 構，其結構由上至下依序為晶片、低介電材料層、矽玻璃、銅墊，圖 3-11、3-12 分別為第二層次模型之結構示意圖與有限元素模型圖。
圖3-11 第二層次模型示意圖 (單位：μm)
X
Y
Low-k (3.585)
USG (3.465)
Cu (3)
Chip
BPITCH (200)
圖 3-12 第二層次模型有限元素模型圖
第三層次模型則為低介電層與矽玻璃層之詳細結構，低介電層部 分可分為 12 層，矽玻璃層部分則有 5 層，各層之間由銅導線連接，
圖3-13、3-14 分別為第三層次模型之結構示意圖與有限元素模型圖。
Chip
Low-k (圖中藍色部分)
USG (圖中紅色部分) Cu (圖中黃、綠色部分)
Cu
圖3-13 第三層次模型示意圖
圖3-14 第三層次模型有限元素模型圖
第四層次為 MOSFET 結構，與前述模擬製程之結構相同，但因 要分析之關鍵位置需與邊界有適當距離，因此建構完整模型，圖 3-15、3-16 分別為第四層次模型之結構示意圖與有限元素模型圖， 且 MOSFET 之圖形皆為倒置，因覆晶封裝為晶片正面朝下，但為求易 於察看故將圖形倒置。
Low-k
CESL Poly gate
Low- k
STI STI
gate
Nitride spacer Linear spacer
圖 3-16 第四層次模型有限元素模型圖(倒置)
在全域 1/2 剖面模
型，
結果，將同位置處之位 移設
模型部分因構裝體本身為對稱結構故僅建立
並於對稱邊界給予自由度對稱束制條件，為避免剛體運動，故在 對稱邊界下方限制所有位移方向自由度的束制條件，如圖3-17 所示，
並給予175℃降溫至 50℃之均勻溫度負載。
次模型部分，則使用上一階層模型之運算
為束制條件，並同樣給予175℃降溫至 50℃之均勻溫度負載。
對稱束制條件
限制所有位移自由度
圖 3-17 覆晶封裝構裝體束制條件