題目：封裝效應對應變矽金氧半場效電晶體之應力分析

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中華大學

碩士論文

題目：封裝效應對應變矽金氧半場效電晶體之應力分析

The Stress Analysis of Strained-Si MOSFETs with Package Induced Stress

系所別：機械與航太工程研究所學號姓名：M09508023 林一宏指導教授：陳精一博士

中華民國九十七年七月

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摘要

隨著科技的進步，為了持續提升晶片效能，以往藉由將晶片上之電晶體元件結構縮微的方式，如今受限於物理極限，已陷入瓶頸，為了能夠持續增加晶片的效能，於是發展出應變工程技術。應變工程藉由對電子通道處施加應力(應變)，藉以增加載子遷移率的方式來增強半導體元件效能，如此能夠不需將電晶體元件結構縮微，卻仍能持續增加晶片的效能。而在封裝效應部分，隨著、輕、薄、短、小的發展方向，封裝效應對於晶片的影響日益顯著，使得封裝應力對於晶片中之 low-k 層的效應逐漸受到重視，本研究更進一步探討，封裝應力對於應變矽金氧半場效電晶體之應力影響

本研究使用泛用型有限元素軟體 ANSYS

^®

，首先建構了二維金氧半場效電晶體模型，並使用元素生與死的方法來模擬元件之製造程序。根據半導體製程，建構具有矽晶圓基底、閘極氧化層、淺溝絕緣結構、多晶矽閘極、線型氧化物間隙、鎳化物間隙、接觸孔蝕刻停止層等結構之電晶體模型。為了探討參雜效應之影響，又建構了具有矽鍺化合物源/汲極之二維及三維模型。第二部分選擇覆晶封裝構裝體作為探討封裝效應的對象，建立了 1/4 構裝體全域模型，並在探討應變矽電晶體與及有參雜效應之電晶體兩模型時，分別給予 175℃降溫至 50℃以及 125℃降溫至 25℃之溫度差做為負載，接著建立次模型，

探討封裝效應之影響。

根據模擬結果，可發現 1.電晶體尺度越縮微，由製程所產生之殘留應力對載子通道處之應力影響越顯著；2.改變製程中，接觸孔蝕刻停止層之內應力，對載子通道處之應力具有顯著影響；3.封裝效應對載子通道處之 X 方向應力的影響較 Y 方向應力明顯；4.當電晶體閘極寬度越小其對載子通道處之應力，受封裝效應影響越顯著；5.當電晶體位於晶片邊界以及凸塊邊緣的位置時，當凸塊材料由含鉛材料改變為無鉛材料會對載子通道處之應力產生極為顯著的改變。

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Abstract

The process-induced strained silicon device technology for enhancing the performance of the devices in the transistor is being adopted by the semiconductor industry nowadays, and it is called

“strained engineering”. However, most researches are only limited on the process-induced channel stress to the performance of transistor.

The objective of this thesis is to investigate the process-induced effect to the transistor channel stress, in additional to the package level thermal effect. Finite element analysis method was adopted by using the ANSYS software. Two major techniques, which are element birth &

death and submodeling, are applied to simulate both effects on the transistor.

Two types of transistor device are considered in this study. Type I is consisted of Si wafer, gate oxide, STI, poly gate oxide, oxide linear spacer, nitride spacer and CESL. Dopant effect is considered in the Type II which includes the compound of silicon and germanium source/drain structure.

The validation of TCAD and ANSYS was conducted by Type I in 2D model. In Type I, one performed comparison of 2D&3D model, impact of intrinsic stress of devices, package thermal effect, and transistor location effect. On the other hand, comparison of 2D&3D model, package thermal effect, and material properties (underfill and substrate) effect were performed in Type II,

According to the simulation results, the conclusions are as follows:

(1) The package induced channel stress has more impact on decreasing the gate width, (2) MOSFET has more impact on the X-stress for its location at bump center, (3) MOSFET has more impact on the Y-stress for its location at bump pitch, and (4) The impact of carrier channel of the transistor is more significant to the X-stress than Y –stress.

Keywords: MOSFET , Finite element method, Strained engineering, Process-induced strained , Dopant, Package thermal effect.

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致謝

時光飛逝，轉眼間兩年的光陰就這麼匆匆的溜走了，但也留下了許多燦爛的回憶。本論文得以順利完成，特別要感謝我的指導教授陳精一博士，在學習上提供良好的學習環境，以及在學業上及論文上的悉心指導以及諄諄教誨，對於資質駑鈍又常問笨問題的我，仍然耐心地給予我指導，讓我在學業上獲益匪淺，更在待人處世上受益良多。亦由衷感謝陳俊宏老師、任貽明老師、倪慶羽博士亦師亦友的陪伴與鼓勵，使我能順利完成學業。同時亦感謝口試委員：劉德騏老師、

任貽明老師、倪慶羽博士對本論文所提出的指正與建議，使得本論文更加豐富與完整。特別要感謝趙永清博士，在研究內容以及論文寫作上提供的幫助以及建議。

兩年的研究生活充滿許多值得珍惜的回憶，感謝大學長閔雄(大甲)、俊諺(賴肥)、耀祥、皙恩在工作如此繁忙下，仍舊抽空回實驗室聽我喇賽。學長文賢(小拓)、振忠，在一起度過的歲月，一起歡笑、

一起出遊、一起奮鬥到天亮，使我研一的生活在課本之外能有喘息的空間。同學自豪、子翔、吉鴻、豪彥，研一為了唸書考試一起拼到天亮，研二為了研究不斷的從討論與爭辯中一起成長。學弟彥達、祥維、

國璋、仁宏，有你們使我研究的路上充滿了歡笑，也分擔了許多瑣碎的事情，使我能更專心於研究上。謝謝你們，也謝謝所有關心我的人，

有你們的支持，才有今天的我！

最後，僅以此論文獻給我最摯愛的父母與家人，感謝你們在背後全力的支持我完成學業，在我低落時給予我鼓勵，因為你們無怨無悔的支持與鼓勵，讓我能無後顧之憂的完成學業，感謝你們給我的一切。

在此獻上我最真摯的感謝，並將此喜悅分享給所有關心我、愛護我的人。

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章節目錄

中文摘要...I 英文摘要...II 致謝...III 章節目錄...IV 圖目錄...VI 表目錄...XII

第一章緒論...1

1.1 緒論...1

1.2 研究動機...2

1.3 文獻回顧...4

1.4 研究方法與工具...6

1.5 論文架構...9

第二章應變工程簡介...10

2.1 簡介...10

2.2 應變矽產生的方法...11

第三章有限元素模型...14

3.1 模型簡介...14

3.2 硬體環境...14

(6)

3.3 應變矽金氧半電晶體：類型一...15

3.4 覆晶封裝構裝體...21

3.5 應變矽金氧半電晶體：類型二...32

3.6 覆晶封裝構裝體...37

第四章有限元素分析...49

4.1 分析步驟...49

4.2 模型驗證...51

4.3 二維與三維模型之比較...59

4.4 結構尺寸之影響...60

4.5 元件內應力之探討...64

4.6 封裝效應：類型一...71

4.7 構裝體不同位置處對電晶體之影響...74

4.8 封裝效應：類型二...92

4.9 材料的影響...103

第五章結果與討論...107

參考文獻...110

(7)

圖目錄

圖 1-1 摩爾定律示意圖...2

圖 1-2 (a)SD 位置(b)應力與位置的關係曲線(c)DE 位置...5

圖 1-3 聖維南原理示意圖...8

圖 3-1 MOSFET 元件結構示意圖...16

圖 3-2 MOSFET 元件有限元素模型圖...18

圖 3-3 MOSFET 完整模型有限元素模型圖...18

圖 3-4 MOSFET 束制條件...19

圖 3-5 MOSFET 完整模型束制條件...20

圖 3-6 覆晶封裝構裝體結構示意圖...22

圖 3-7 覆晶封裝構裝體有限元素模型圖...23

圖 3-8 各層次模型相對於上一層之位置之示意圖...25

圖 3-9 第一層次模型示意圖...27

圖 3-10 第一層次模型有限元素模型圖...27

圖 3-11 第二層次模型示意圖...28

圖 3-12 第二層次模型有限元素模型圖...29

圖 3-13 第三層次模型示意圖...29

圖 3-14 第三層次模型有限元素模型圖...30

(8)

圖 3-15 第四層次模型示意圖(倒置)...30

圖 3-16 第四層次模型有限元素模型圖(倒置)...31

圖 3-17 覆晶封裝構裝體束制條件...32

圖 3-18 MOSFET 元件示意圖(倒置)...33

圖 3-19 二維 MOSFET 有限元素模型圖...33

圖 3-20 三維 MOSFET 有限元素模型圖...34

圖 3-21 (a) CESL 將所有元件包覆住，(b) 將 CESL 移除後...34

圖 3-22 二維 MOSFET 束制條件...35

圖 3-23 三維 MOSFET 束制條件...36

圖 3-24 覆晶封裝構裝體示意圖...38

圖 3-25 覆晶封裝構裝體有限元素模型圖...39

圖 3-26 錫鉛凸塊等效層有限元素模型圖...40

圖 3-27 錫鉛凸塊等效層示意圖...40

圖 3-28 各層次模型相對於上一層之位置之示意圖...41

圖 3-29 第一層次模型示意圖...42

圖 3-30 第二層次模型示意圖...43

圖 3-31 第三層次模型示意圖...44

圖 3-32 第四層次模型示意圖(倒置) ...45

圖 3-33 第一層次模型有限元素模型圖(a)外觀(b)剖面...45

(9)

圖 3-34 第二層次模型有限元素模型圖...46

圖 3-35 第三層次模型有限元素模型圖...46

圖 3-36 第四層次模型有限元素模型圖(倒置) ...47

圖 3-37 覆晶封裝構裝體束制條件...48

圖 4-1 分析步驟之流程圖...50

圖 4-2 模型之五條切線...52

圖 4-3 第一階段製程切線 1~3 應力比較圖...53

圖 4-4 第一階段製程切線 4~5 應力比較圖...54

圖 4-5 第二階段製程切線 1~3 應力比較圖...55

圖 4-6 第二階段製程切線 4~5 應力比較圖...56

圖 4-7 第三階段製程切線 1~3 應力比較圖...57

圖 4-8 第三階段製程切線 4~5 應力比較圖...58

圖 4-9 X 方向之應力分布...59

圖 4-10 Y 方向之應力分布...59

圖 4-11 閘極寬度位置示意圖...60

圖 4-12 隨閘極寬度改變之通道應力值...61

圖 4-13 閘極高度位置示意圖...62

圖 4-14 隨閘極高度改變之通道應力值...63

圖 4-15 元件位置示意圖...64

(10)

圖 4-16 通道應力位置示意圖...65

圖 4-17 通道應力值 (CESL)...66

圖 4-18 通道應力值 (閘極氧化層)...68

圖 4-19 通道應力值(線型氧化物間隙)...70

圖 4-20 構裝體全域模型應力分布...71

圖 4-21 第一層次模型應力分布...71

圖 4-22 第二層次模型應力分布...72

圖 4-23 第三層次模型應力分布...72

圖 4-24 第四層次模型應力分布...72

圖 4-25 電晶體 X 方向應力分布...74

圖 4-26 電晶體 Y 方向應力分布...74

圖 4-27 電晶體次模型在銲錫凸塊中之不同位置...76

圖 4-28 銲錫凸塊次模型在構裝體中之不同位置...76

圖 4-29 不同晶片位置應力影響...80

圖 4-30 不同材料對於晶片位置之應力影響...81

圖 4-31 電晶體位於晶片中央...82

圖 4-32 電晶體位於界在晶片中央與邊界之處...83

圖 4-33 電晶體位於晶片邊界...83

圖 4-34 不同晶片位置應力影響...87

(11)

圖 4-35 不同材料對於晶片位置之應力影響...88

圖 4-36 電晶體位於晶片中央...89

圖 4-37 電晶體位於界在晶片中央與邊界之處...90

圖 4-38 電晶體位於晶片邊界...90

圖 4-39 切面示意圖...92

圖 4-40 X 方向應力分布 (切面一)...92

圖 4-41 X 方向應力分布 (切面二)...93

圖 4-42 Y 方向應力分布 (切面一)...93

圖 4-43 Y 方向應力分布 (切面一)...93

圖 4-44 構裝體全域模型應力分布...94

圖 4-45 第一層次模型應力分布 (I)...95

圖 4-46 第一層次模型應力分布 (II)...95

圖 4-47 第二層次模型應力分布 (I)...96

圖 4-48 第二層次模型應力分布 (II)...96

圖 4-49 第三層次模型應力分布...97

圖 4-50 第四層次模型應力分布 (切面一)...97

圖 4-51 第四層次模型應力分布 (切面二)...98

圖 4-52 兩效應合併之應力分布 (切面一)...99

圖 4-53 兩效應合併之應力分布 (切面二)...99

(12)

圖 4-54 通道應力位置示意圖...100

圖 4-55 製程所產生之應力比較(2D&3D)...100

圖 4-56 封裝效應所產生之應力比較...101

圖 4-57 兩效應合併之應力比較...101

圖 4-58 兩效應合併前後之 X 方向應力比較...102

圖 4-59 兩效應合併前後之 Y 方向應力比較...102

圖 4-60 兩效應合併前後之 Z 方向應力比較...103

圖 4-61 不同材料產生之 X 方向通道應力...104

圖 4-62 不同材料產生之 Y 方向通道應力...105

圖 4-63 不同材料產生之 Z 方向通道應力...105

圖 4-64 不同材料產生之 von Mises stress 通道應力...106

(13)

表目錄

表 3-1 各元件材料參數與內應力 ...17

表 3-2 隨製程步驟所設為生之元件...21

表 3-3 覆晶封裝構裝體材料參數...22

表 3-4 第一層次模型材料參數表...28

表 3-5 隨製程步驟所設為生之元件...37

表 3-6 覆晶封裝構裝體材料參數表...39

表 4-1 材料參數表...61

表 4-2 通道應力值 (CESL)...66

表 4-3 通道應力值 (閘極氧化層)...68

表 4-4 通道應力值 (線型氧化物間隙)...70

表 4-5 凸塊材料對應之底膠材料...77

表 4-6 X 方向通道應力值...77

表 4-7 Y 方向通道應力值...78

表 4-8 製程所產生之通道應力...79

表 4-9 X 方向通道應力值...79

表 4-10 Y 方向通道應力值...86

表 4-11 底膠之材料參數表...104

(14)

表 4-12 基板核心之材料參數表...104

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第一章緒論

1.1 緒論

英代爾公司 (Intel) 創始人之ㄧ摩爾博士 (Dr. Gordon E. Moore) 於西元1965 年提出了著名的摩爾定律 (Moore’s law) [1]，其內容為大約每兩年，晶片上的電晶體數量會加倍，如圖 1-1，近年來則修正為每十八個月。在過去的四十年內，其理論在半導體業界持續佔有重要的地位也相當有效，但隨著電晶體元件尺寸不斷縮微，當製程節點進入深次微米 (depth sub-micron) 時，受限於物理極限，摩爾定律將逐漸失效。為了延續摩爾定律，各種非傳統型電晶體逐漸被研究並應用在新的半導體製造技術中，其中包括了：應變矽金氧半場效電晶體 (strained-Si MOSFET)、絕緣層上矽 (silicon on isolator, SOI) 電晶體、

絕緣層上應變矽(strained-Si on isolator, SSOI) 電晶體、多閘極電晶體 (multi-gate MOSFET)、鰭形電晶體(fin FET)等等新穎技術。國際半導體協會在其公佈的 2003 年版國際半導體製程藍圖 (international technology roadmap for semiconductors, ITRS 2003) [2]中也對於新型奈米電子技術提出了幾種可能的奈米技術，例如：先進奈米級CMOS 製程技術、前瞻奈米記憶體技術、以及引進全新材料、製程的新穎性奈米電子元件技術 [3]。這些對於新型奈米電子技術的討論，在近幾年也有許多相關之期刊論文發表。

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圖1-1 摩爾定律示意圖[1]

1.2 研究動機

封裝結構的功能，一方面必須扮演提供適當之強度，保護晶片當中之脆弱導線與 Low-K 結構不致受到外界溼熱環境所損壞，便提供適當之電氣連結傳輸功能。二方面卻又必須面對，封裝結構本身因熱膨脹係數不同所產生之封裝結構應力，可能即為影響甚至傷害晶片功能之應力來源之一。以往，封裝應力對於Low-K 所可能造成之影響，

已經被認真看待，並且必須認真去解決。

(17)

隨著製程微縮，電路設計的容許值越來越緊縮，另一方面，當應變矽技術必須被運用來增加元件電性特性時，任何外在應力皆可能改變原本施加於元件上之應力狀態，造成原件特性漂移，並進一步導致電路失效，而封裝應力則是所有外在應力中最為關鍵的，也因此，對電路設計者而言，封裝製程應力在電路效能中的影響越來越需被作為設計上之參考，以避免預期之外的電路失效狀況發生。

本研究針對應變矽金氧半場效電晶體為研究對象，並進一步探討封裝應力對應變矽金氧半場效電晶體之影響；首先結合半導體元件之製程模擬技術，先進行應變矽元件之內應力模擬與驗證，並針對其結構尺寸進行參數化討論，以了解應變矽的產生狀態，與對元件之影響以供未來設計參考之依據。待元件應力模擬與驗證完成後，將進一步利用全域-區域模型之技術，將封裝所產生之各種應力狀態加在元件上，探討各種封裝應力對於元件所產生之影響，藉此了解與修正各種應變矽技術所能夠容忍與承受之外加應力範圍，期能有助於未來對金氧半場效電晶體結構設計與分析之參考。

(18)

1.3 文獻回顧

2002 年，Ota 等人[4]，在其研究中發展了一種新的半導體元件製程，藉由對複晶矽閘極植入砷離子後，在其上沉積一層具有拉伸殘餘應力的二氧化矽薄膜並經過快速熱退火，再移除二氧化矽薄膜後可在複晶矽閘極上產生區域型應變，研究結果發現此新製程對於n 型場效電晶體的汲極載子能有15%的增益，而對於 p 型場效電晶體的汲極載子也並不會有降低的影響。

2003 年，Ghani 等人[5]，結合 90 奈米的技術，研發了新的電晶體結構，這些電晶體具有1.2 奈米厚度的閘極氧化層以及鎳自我對準化合物(Ni salicide)，而在 NMOS 跟 PMOS 上分別具有 45 奈米和 50 奈米的閘極寬度，PMOS 部分在源汲/極區域具有嵌入矽鍺化合物薄膜，NMOS 部分則在其上沉積有一層高拉伸鎳化矽層，使其對於電子通道區域產生拉伸應變，這個新的電晶體結構技術在當時已經是成熟的技術並即將應用在 Pentium 和 Intel

^®

Centrino

^TM

等中央處理器家族中。同年，Ge 等人[6]探討應變工程在三維模型的特性，當給予元件拉伸應力時，在 NMOS 上除了 Z 方向(垂直方向)會造成效能的降低外其餘方向皆能夠增強其效能，而在 PMOS 上除了在 X 方向(左右方向)會造成效能的降低外其餘方向皆能夠增強其效能。在 0.13 微米技術上，可以明顯在效能上有顯著增益的電晶體元件結構技術具有淺

(19)

溝絕緣層、覆蓋層、自我對準矽化物等三種技術，對於NMOS 或 PMOS 皆能達到15%的增益效果。而這些技術皆能相容於一般的製程技術而且也適用於高效能的 CMOS 應用。同年 Jeon 等人[7]，探討在 90 奈米技術節點上，淺溝絕緣層對於效能的影響，藉由改變淺溝絕緣層的寬度從0.26 微米增加到 2.69 微米，觀察到對於 NMOS 會降低 13.5%

的效能，而對於PMOS 則能有 23%的效能增益。

2004 年，Chidambaram 等人[8]，研究 37 奈米寬閘極的 PMOS，

當源/汲極內嵌矽鍺化合物層在結構中不同位置，對通道載子的影響，發現當源/ 汲極內嵌矽鍺化合物層在結構中汲極延伸 (drain extension, DE)的位置能得到比在源/汲極區域(source/drain, SD)位置，

圖 1-2，提高 7%的效能，相比於一般的電晶體，更可以提高 35%的效能。

圖 1-2 (a)SD 位置(b)應力與位置的關係曲線(c)DE 位置[8]

(20)

2006 年，Thompson 等人[9]，在其發表的文章中指出，單軸向應變矽技術被普遍使用在90、65、45 nm 電晶體製程上，因為其相較於高介電閘極(high k gate dielectrics) 、多閘極元件 (multi-gate devices)、全空乏元件(fully depleted devices)…等技術來說，具有能夠大幅增強效能(在 300mm 晶圓上能有 30-60% 的效能增強)、製造成本低廉、製程複雜度低…等優勢。但是在 45nm 節點之後高介電閘極仍會慢慢的被使用，只是對目前來說仍有許多問題待解決，雖然在高介電材料可靠度與恢復大部分降低的遷移率已經有所進展但在低垂直電場處的遷移率減少仍然存在著問題待解決。高介電閘極或許是在 45nm 節點後的一個關鍵，但是需要採用較高成本的閘極製程，因此在90-45nm 之間仍會大量採用應變工程。

1.4 研究方法與工具

本研究採用有限元素分析軟體 ANSYS

^®

[10] 作為主要之研究工具，並應用其中之次模型法 (sub-modeling) 、元素的生與死(birth and death)求解，茲將此二種方法簡述如下：

次模型法為有限元素分析之一種技巧，其理論源於聖維南原理 (St. Venant Principle) [11]，在一物體內，無論外在負載的形式為何(集中力、分布力…)，只要其外在負載的合力與合力矩不改變，在距離負載位置相當遠的區域，其應力分布的情況幾乎是相同的，如圖1-3 (a)

(21)

與 (b) 所示，在 A 處受大小相等但形式不相同之負載，在 A 處，其應力應變並不相同，但在 B 處因與受力位置有一定距離，其應力應變將較為相同。而使用次模型法的優點是可以有效的減少有限元素模型的網格數量，以減少電腦在運算求解時所需的時間成本。使用次模型法建立有限元素模型的簡單流程，首先是建立有較粗網格的全域模型 (coarse model)，再於關鍵位置，例如應力集中、材料不匹配…等處，建立具有較密網格的次模型 (sub-model)，再將由全域模型分析出位於次模型邊界的位移作為次模型之束制條件，且使用與全域模型相同之負載條件。如此一來，在全域模型部分，因其為較粗之網格可減少電腦之運算時間成本，而在次模型部分，因其為較密之網格，並經由 ANSYS

^®

再次將全域模型所得之解疊代進入次模型再度運算，

將可得到更為精確之解。在使用次模型法建立模型時應注意以下兩點：

1. 全域模型與次模型尺寸之間不宜差距過大，否則全域模型的邊界效應無法有效的施加到次模型中，將使得次模型所得之解並不精確。

2. 次模型之邊界距離欲求得之解的位置是否足夠遠，理由為前述之聖維南原理。

(22)

圖1-3 聖維南原理示意圖[11]

元素的生與死亦為有限元素分析之一種技巧，一般在一個完整的有限元素分析時，在分析過程的前後，其模型是不會改變的，但是當分析的過程前後模型並不相同的情況時，例如：模擬一個杯子被倒入水的過程，橋樑的建築過程，隧道的開挖或是半導體元件製程…等等，為了使一連串分析流程之前後的模型一致，於是使用了元素的生與死的技巧。元素的生與死的做法是先建構分析過程完成後之完整的模型，接著在分析時將尚未出現(尚未作用)的部分設定為死的狀態，

隨著分析過程將出現(開始作用)的部分再一一設定為生的狀態。而在 ANSYS

^®

中，被設定為死的狀態的元素，並不是真的被從模型中移除掉，只是不被作用罷了，他的方法是在將元素設定為死的狀態時，將

(23)

其元素的剛性矩陣乘以一個係數(預設為 1.0E-6)，使得其剛性矩陣降低為一極小的數字，如此一來其對於原始模型的影響將會極小，而當將元素設定為生時，便是將元素的剛性矩陣再度乘以一個係數(預設為1.0E6)，使其對原始模型的影響恢復[12]。

1.5 論文架構

本論文分為五章，第一章為緒論，包含研究動機與研究方法之介紹，以及簡述歷年相關文獻之成果；第二章為應變工程之簡介，介紹應變工程之種類；第三章為有限元素模型，介紹金氧半場效電晶體及覆晶封裝構裝體之有限元素模型；第四章則為有限元素分析，介紹分析之研究步驟與結果，第五章則為結果與討論。

(24)

第二章應變工程簡介

2.1 簡介

隨著科技的發展及生活品質的提升，台灣目前已成為全球 IC 產業主要供應地，半導體產業已與日常生活密不可分，與日常生活相關的產品有無線電視、電腦、電話、多媒體產品等。幾何尺寸微小化的電晶體主導半導體工業的高密度電晶體及其相對應電晶體功能的增加。電晶體密度在積體電路每兩年增加約一倍，為了增加電晶體轉換速率(switching speed)有兩個主要方法：減小閘道長度與增加電子遷移率。近年來，為了達到增加電子遷移率的目的，利用半導體製程與材料特性或晶格差異，使矽基材或電晶體結構中產生額外的應變(或應力)成為一被採用的方式，稱之為應變工程 (strain engineering)。

而應變工程主要是以增加電子(電洞)遷移率來達到提升效能的一種技術，電子(電洞)遷移率可以下式表示之[13]：

*

q m

μ = τ

(2-1)

其中 μ 為電子(電洞)遷移率，q 為單位電荷(q=1.6×10

^-19

C)，τ 為散射 時間常數，m

^*

為電子(電洞)有效質量。因此減少電子有效質量或增加散射時間常數皆可以達到提升電子遷移率的目的。但是對電洞遷移率而言，僅有有效質量扮演較為顯著的角色[14]。

(25)

2.2 應變矽產生的方法

目前主要被使用來產生應變矽的方法包括了：(1)在製程中，不同材料之間，熱膨脹系數不匹配(mismatch)所產生的熱應力(thermal mismatch stress)及內應力(intrinsic stress)，以及(2)當矽原子結構參雜其他元素，藉由離子植入(implantation)或擴散 (diffusion) 產生所謂參雜應力(dopant Induced stress)。

應變矽從作用面積大小可區分為局部應變 (local strain) 與全面 應變 (global strain)兩種，其中應變的種類可分為伸張應變 (tensile strain) 與壓縮應變 (compressive strain)，若只考慮 IC 製造的前段製程，應變方式則可分為基板應變(substrate-strain based)與製程應變 (process-induced strain based) [15] 。

基板應變的方式主要是磊晶一層矽在矽鍺化合物上，藉由矽與矽

鍺化合物之間晶格常數大小的不同來產生應變，例如矽的晶格常數為 5.431，鍺的晶格常數為 5.658，鍺的晶格常數約比矽大 4.2%，而矽鍺化合物的晶格常數則可由Vegard’s law[16]，來定義：

0.042 e s

s

a a

f x

a

= − = •

(2-2)

其中

f

表示矽與矽鍺化合物之間晶格常數的差異、表示矽的晶格常數、

a e

a s

表示矽鍺化合物的晶格常數、

x

表示矽在矽鍺化合物中的含量。因為矽鍺化合物基板的晶格常數大於磊晶在其上方的矽，故對其

(26)

上層的矽會造成拉伸應變；反之如使用晶格常數較矽小的矽碳化合物基板則會對上層矽造成壓縮應變。

此種應變法，因其元件皆製作於同一基板上，不論任何通道位置皆具有相同之應變，故亦稱為全面型應變或雙軸向應變 (biaxial-strain)。

製程應變的方式主要是藉由改變製程的步驟形成不同尺寸、材料濃度的半導體元件使其對電子通道產生應變，其中包括了(1)因為元件間材料熱膨脹係數不同而產生熱不匹配效應 (thermal mismatch)所造成的應變；(2)藉由離子植入或擴散製程對電晶體源/汲極參雜不同濃度的其他原子造成參雜應力；(3)藉由製程的改變產生不同結構，

例如淺溝絕緣結構(shallow trench isolation , STI)使其對電子通道造成應變影響；(4)改變製程參數製造不同尺寸或不同殘留應力之結構元件，接觸孔蝕刻停止層(contact etch stop layer, CESL)、間隙(spacer)、

閘極(gate)…等等。

此種應變法，不同於全面型應變，不同通道位置具有不同之應變，故亦稱為區域型應變，且其應變僅有單方向也稱為單軸向應變 (uniaxial-strain)。

相較於基板應變須為了新製程添購新機台，並訓練新的人才操作新機台，製程應變僅需更改製程參數或步驟順序即可得到應變的需求

(27)

以提升晶片效能，既不用更新設備也不需訓練額外人才，僅需較低的成本即可實行，因此較受業界之青睞，在本研究中也以製程應變製程所形成之元件結構為研究對象。

(28)

第三章有限元素模型

3.1 模型簡介

本研究使用 ANSYS

^®

之有限元素分析軟體針對兩種不同類型的應變矽金氧半電晶體進行製程殘留應變(應力)對於載子通道的影響之應力分析加上覆晶封裝構裝體之封裝效應。分析可分成兩大部分，

其一為應變矽金氧半電晶體部分，為使用元素的生與死 (birth and death)，並依據半導體製程，進行之製程模擬(process simulation)；其二為覆晶封裝構裝體部分，則為使用次模型法(sub-modeling method) 建構全域模型與次模型，用以模擬應變矽金氧半電晶體，受封裝後對其載子通道之影響。

3.2 硬體環境

本論文使用工作站級 Dell 雙 Pentium 4 2.8G 微處理器、4GB 記憶體及320G SATA 硬碟容量進行分析，二維模型部分每個研究例子的模擬估計費時10至15分鐘，三維模型製程部分的模擬估計費時36 至48小時，封裝效應部分的模擬估計費時24至30小時

(29)

3.3 應變矽金氧半電晶體：類型一

本部分以應變矽金氧半電晶體為分析研究對象，元件共可分為矽 晶圓基底(silicon bulk)、淺溝絕緣結構(shallow trench isolation , STI)、

閘極氧化層(gate oxide)、多晶矽閘極(poly gate)、線型氧化物間隙 (oxide linear spacer)、鎳化物間隙(nitride spacer)、接觸孔蝕刻停止層 (CESL)，等七大部分，圖 3-1 為其元件結構示意圖，表 3-1 為各元件材料參數及製程對各元件產生之內應力，其中內應力是依據 TCAD 軟體模擬電晶體製程所產生之殘留應力而得。建模的部分，因其模型為對稱結構，故以二維平面應變 (plane strain) 方式建立二分之一模型，且其元件結構皆視為彈性材料，故使用 plane 82 平面八節點元素建立有限元素模型，圖3-2 為有限元素模型圖。但於考慮構裝體之影響時，為將兩結果疊加，有限元素模型將依據構裝體模擬部分之第四層次模型建構為完整模型，圖 3-3 為完整 MOSFET 有限元素模型圖。

(30)

STI Nitride Spacer

SI Oxide linear spacer

CESL Poly Gate

Gate oxide

圖3-1 MOSFET 元件結構示意圖

(31)

表3-1 各元件材料參數與內應力

Devices Young’s Module

(MPa) Poisson’s ratio CTE (ppm/ ) ℃ Intrinsic stress (MPa)

Si 1.87e5 0.28 3.09 ~ 3.77 0

Gate oxide 6.6e4 0.17 0.136 ~ 0.416 -100 ~ 105

STI 6.6e4 0.17 0.136 ~ 0.416 -100 ~ 105

Poly 1.87e5 0.28 3.09 ~ 3.77 0

Oxide linear

spacer 6.6e4 0.17 0.136 ~ 0.416 35 ~ 45

Nitride spacer 3.89e5 0.3 3 2400 ~ 2600

CESL 3.89e5 0.3 3 2200 ~ 2300

(32)

圖3-2 MOSFET 元件有限元素模型圖

圖3-3 MOSFET 完整型有限元素模型圖

Total Element Number: 13,522

模

(33)

因半導體元件為對稱結構，故僅建立右側1/2 有限元素模型，並於對稱邊界給予自由度對稱束制條件，另於右邊界給予 X 方向耦合 (couple)束制條件，為避免剛體運動，故在對稱邊界下方限制所有位移方向自由度的束制條件，如圖3-4 所示。在完整模型部分，於左右兩邊界給予 X 方向耦合束制條件，另為避免剛體運動，故在中心下方限制所有位移方向自由度的束制條件，如圖3-5 所示。

而元件之內應力在 ANSYS

^®

中的輸入方式是先將內應力值依照 ANSYS

^®

軟體的格式寫成內應力檔案，再使用 ISFILE 指令讀取內應力檔案，使內應力值能施加在元素上，而在模擬時使用元素的生與死的方法時，當把元素設為生時，元素上之內應力會隨之產生作用，而當把元素設為死時，元素上之內應力會隨之失去作用。

圖3-4 MOSFET 束制條件

X 方向耦合束制條件

對稱束制條件

限制所有位移自由度

X

Y

(34)

X 方向耦合束制條件 X 方向耦合束制條件

限制所有位移自由度

X Y

圖3-5 MOSFET 完整模型束制條件

為配合半導體元件之製程，使有限元素模型之負載合理化，故使用元素之生與死的方法，首先將矽以外之部分皆設定為死的狀態，再隨著負載的步驟依序將閘極氧化層、淺溝絕緣結構、多晶矽閘極(poly gate)、線型氧化物間隙(linear spacer)、鎳化物間隙(nitride spacer)、接觸孔蝕刻停止層(CESL)設為生的狀態，並在將元件設為生的時候加入製程造成之內應力，表3-2 為隨製程步驟所設為生之元件。

(35)

表3-2 隨製程步驟所設為生之元件

Steps Devices

1 Si substrate + Gate Oxide 2 Si substrate + Gate Oxide 3 Si substrate + Gate Oxide

4 Si substrate + Gate Oxide + STI + Poly Si 5 Si substrate + Gate Oxide + STI + Poly Si 6 Si substrate + Gate Oxide + STI + Poly Si

+ Oxide linear spacer + Nitride spacer 7 Si substrate + Gate Oxide + STI + Poly Si

+ Oxide linear spacer + Nitride spacer 8 Si substrate + Gate Oxide + STI + Poly Si

+ Oxide linear spacer + Nitride spacer + CESL

3.4 覆晶封裝構裝體

本部分以覆晶封裝構裝體為分析研究對象，共可分為散熱蓋(heat spreader)、熱界面材料(thermal interface material, TIM)、晶片(chip)、

黏著膠(adhesive)、加強環(stiffener)、銲錫凸塊(solder ball)與底膠 (underfill)之等效層、基板為三明治結構，中間一層核心材料上下各一層 built-up 材料，圖 3-6 為覆晶封裝構裝體結構示意圖，表 3-3 為各部分材料參數。

(36)

heat spreader

underfill

圖3-6 覆晶封裝構裝體結構示意圖

表3-3 覆晶封裝構裝體材料參數

Material Young’s modulus (MPa) Poisson’s

ratio CTE (ppm/℃) Tg (℃) heat

spreader 71000 0.34 18

TIM 0.35 0.38 232

chip 187000 0.28 3.09 ~ 3.77

adhesive

≧-65℃ 9380 ≧0℃ 7000

≧25℃ 4000 ≧50℃ 700

≧75℃ 90 ≧100℃ 75

0.3 ≧49℃ 46

＜49 140 ℃

stiffener 71000 0.34 18

bump 75970-152T

T = Kelvin 035 24.7

Underfill 7000/40 0.33 32 70

substrate

built-up 3500 0.3 X/Z：60

Y：17.33 substrate

core 22000 0.21 X/Z：16

Y：50

chip TIM

bump

stiffener

substrate core

built-up

adhesive

(37)

因構裝體本身為對稱結構故僅建立 1/4 剖面模型，並且為了增加求解效率，在銲錫凸塊與底膠處以等效層取代，材料特性使用混合體積比例疊加方式求取[17]，以下式表示之：

s s /

R = V V

(3-1)

u u /

R = V V

(3-2)

eq s s u u

E = E R + E R

(3-3)

eq s R s u R u

ν = ν + ν

(3-4)

eq s R s u R u

α = α + α

(3-5) 其中

V

為等效層總體積、

V _s

為銲錫凸塊所佔體積、為底膠所佔體積，

V u

R s

、分別代表銲錫凸塊與底膠在等效層總體積中所佔的比例，

R _u E s

、

E _u

分別代表銲錫凸塊與底膠的楊氏模數，

ν _s

、

ν _u

分別代表銲錫凸塊與底膠的浦桑比，

α _s

、

α _u

分別代表銲錫凸塊與底膠的熱膨脹係數，

E _eq

、

ν

、

α

則分別代表等效的楊氏模數、浦桑比及熱膨脹係數，

經由計算後，內層與外層銲錫凸塊所佔之體積比，分別為 0.0833 與 0.3243，圖 3-7 為其有限元素模型圖。

eq eq

圖3-7 覆晶封裝構裝體有限元素模型圖

(38)

為了將封裝必須使用前述之次模型法，將結果疊代入MOSFET 上。但因為 MOSFET 相對於

體之封裝效應施加在 MOSFET 上，所以

覆晶封裝構裝體之結構尺寸相差極為懸殊，如要一次就將結果疊代至 MOSFET 上，將會造成全域模型的元素過小、過多，如此一來會增加運算時間，結果也不一定正確，就失去了使用次模型法的本義。因此在此，本研究建立了四層次模型以利於將結果疊代入 MOSFET 模型中。此四層次模型依序分別是錫鉛凸塊、晶片與錫鉛凸塊間之薄膜層、低介電材料層(low-k)、MOSFET，圖 3-8 為各層次模型相對於上一層之位置之示意圖。

(39)

FCBGA

Solder Bump

X Y

Intermediate model

Low-k

Transistor (flip)

圖3-8 各層次模型相對於上一層之位置之示意圖

(40)

第一層次模型為錫鉛凸塊層，在全域模型時為求運算快速於是使用混合體積比例疊加方式建立等效材料層。但在建構第一層次模型時，為增加結果的精確度，便將詳細之錫鉛凸塊層之結構建構出來，

其結構由上至下依序為晶片、低介電材料層、矽玻璃(USG)、銅墊、

鋁墊、Si

3

N

4

、凸塊下金屬層(under bump metallurgy, UBM)兩層，銅層以及鎳層、(63Sn/37Pb)錫鉛凸塊、底膠、電阻層(solder resister, SR)、

銅墊、銅導線、built-up。其中，第一層次模型之錫鉛凸塊，利用 Heinrich[18]等學者提出之數學模型，描繪凸塊經迴銲後之外型，圖 3-9、3-10 分別為第一層次模型之結構示意圖與有限元素模型圖，表 3-4 為其材料參數表。

(41)

圖3-9 第一層次模型示意圖 (單位：μm)

SROLEN (108) SR

TRACEHT (10) 63Sn/37Pb EU solder

Ni CU CU

ALHT (1.3) 2*CBD (40)

Substrate Si

3

N

4

SPADHT (5) Low-K

SUB DIEHT (140.35)

USGHT (3.465) LOWKHT (3.585)

CUPADHT (3) Al

Pass 2 (1.5)

BPITCH (200)

SRHT (15)

BU1HT (200) UBM NI (3)

UBM CU (5.5)

TRACELEN (118) BUMPDIA (120)

Underfill Pass 1 (1.5)

Chip

USG

UBMLEN (108)

圖 3-10 第一層次模型有限元素模型圖

(42)

表3-4 第一層次模型材料參數表

Material Young’s modulus (MPa)

Poisson’s

ratio CTE (ppm/ ) ℃ Tg ( ) ℃

Chip 187000 0.28 3.09 ~ 3.77

Low-k 14000 0.3 8

USG 70000 0.3 0.5

Cu 68900 0.34 16.7

Al 70000 0.35 23.6

Si3N4 300000 0.26 3.2

Ni 205000 0.3 13.3

bump 75970-152T

T = Kelvin 035 24.7

Underfill 7000/40 0.33 32 70

Solder resister 3448 0.35 30

Built-up 3500 0.3 60/135 153

第二層次模型則取第一層次模型凸塊上方部分，建立四層夾層結構，其結構由上至下依序為晶片、低介電材料層、矽玻璃、銅墊，圖 3-11、3-12 分別為第二層次模型之結構示意圖與有限元素模型圖。

圖3-11 第二層次模型示意圖 (單位：μm)

X

Y

Low-k (3.585)

USG (3.465)

Cu (3)

Chip

BPITCH (200)

(43)

圖 3-12 第二層次模型有限元素模型圖

第三層次模型則為低介電層與矽玻璃層之詳細結構，低介電層部分可分為 12 層，矽玻璃層部分則有 5 層，各層之間由銅導線連接，

圖3-13、3-14 分別為第三層次模型之結構示意圖與有限元素模型圖。

Chip

Low-k (圖中藍色部分)

USG (圖中紅色部分) Cu (圖中黃、綠色部分)

Cu

圖3-13 第三層次模型示意圖

(44)

圖3-14 第三層次模型有限元素模型圖

第四層次為 MOSFET 結構，與前述模擬製程之結構相同，但因要分析之關鍵位置需與邊界有適當距離，因此建構完整模型，圖 3-15、3-16 分別為第四層次模型之結構示意圖與有限元素模型圖，且 MOSFET 之圖形皆為倒置，因覆晶封裝為晶片正面朝下，但為求易於察看故將圖形倒置。

Low-k

CESL Poly gate

Low- k

STI STI

gate

Nitride spacer Linear spacer

(45)

圖 3-16 第四層次模型有限元素模型圖(倒置)

在全域 1/2 剖面模

型，

結果，將同位置處之位移設

模型部分因構裝體本身為對稱結構故僅建立

並於對稱邊界給予自由度對稱束制條件，為避免剛體運動，故在對稱邊界下方限制所有位移方向自由度的束制條件，如圖3-17 所示，

並給予175℃降溫至 50℃之均勻溫度負載。

次模型部分，則使用上一階層模型之運算

為束制條件，並同樣給予175℃降溫至 50℃之均勻溫度負載。

(46)

對稱束制條件

限制所有位移自由度

圖 3-17 覆晶封裝構裝體束制條件 3.5 應變矽金氧半電晶體：類型二

為了探討對源汲/極結構參雜鍺離子所造成之效應，故建構了具有矽鍺化合物源汲/極結構之金氧半電晶體模型，元件共可分為矽晶圓基底(silicon bulk)、淺溝絕緣結構(STI)、閘極氧化層(gate oxide)、

多晶矽閘極(poly gate)、線型氧化物間隙(oxide linear spacer)、鎳化物間隙(nitride spacer)、矽鍺化合物源/汲極(SiGe source/drain) 、自我對準矽化物 (silicide) 、接觸孔蝕刻停止層(CESL)，等九大部分。

因其二維模型與三維模型結構稍有不同，故同時建立二維及三維模型比較之，二維部份仍以平面應變方式建立模型，圖 3-18 為電晶體示意圖，圖 3-19、20 分別為二維及三維有限元素模型圖，三維模型與二維模型之不同處可從圖 3-21 觀察出三維模型之接觸蝕刻停止層將所有元件完全包覆住，前後包覆的厚度為0.5 微米。

(47)

Poly gate Salicide

Si

SiGe S/D SiGe S/D SiGe S/D SiGe S/D

STI STI

Gate oxide

Nitride spacer Linear spacer

CESL

圖 3-18 MOSFET 元件示意圖(倒置)

圖3-19 二維 MOSFET 有限元素模型圖

(48)

圖 3-20 三維 MOSFET 有限元素模型圖

(b) (a)

VOLUMES MAT NUM

0.5mm

圖3-21 (a) CESL 將所有元件包覆住，(b) 將 CESL 移除後

(49)

在二維模型部分，於左、右兩邊界給予 X 方向耦合束制條件，

另為避免剛體運動

圖3-22 二維 MOSFET 束制條件

在三維模型部分，於左、右兩邊界給予 X 方向耦合束制條件，

，故在中心下方限制所有位移方向自由度的束制條件，如圖3-22 所示。

X 方向耦合束制條件

限制所有位移自由度 X 方向耦合束制條件

X Y

於前方邊界給予 Z 方向耦合束制條件，於後方邊界給予 Z 方向位移自由度束制條件，另為避免剛體運動，故在中心下方一直線並去除前後邊界部分後之區域，限制所有位移方向自由度的束制條件，如圖 3-23 所示。

(50)

圖3-23 三維 MOSFET 束制條件

溫度與製程步驟之關係與類型一之 MOSFET 一致，但因為元件結構不同，其隨負載的步驟設為生之元件並不相同，詳見表 3-5。

X Y Z

SIGE TRANSISTOR ELEMENTS U CP

後邊界：

Z 方向位移自由度束制條件

X Y

Z

右邊界：

X 方向耦合束制條件左邊界：

X 方向耦合束制條件

前邊界：

Z 方向耦合束制條件

限制所有位移自由度

(51)

表3-5 隨製程步驟所設為生之元件

Steps Devices

1 Si substrate + Gate Oxide

2 Si substrate + Gate Oxide

3 Si substrate + Gate Oxide

4 Si substrate + Gate Oxide + STI + Poly Si 5 Si substrate + Gate Oxide + STI + Poly Si

6 Si substrate + Gate Oxide + STI + Poly Si

+ Oxide linear spacer + Nitride spacer + SiGe SD +Salicide

7 Si substrate + Gate Oxide + STI + Poly Si

+ Oxide linear spacer + Nitride spacer + SiGe SD +Salicide

8 Si substrate + Gate Oxide + STI + Poly Si

+ Oxide linear spacer + Nitride spacer + SiGe SD +Salicide + CESL

3.6 覆晶封裝構裝體

本部分以覆晶封裝構裝體為分析研究對象，如圖 3-24 所示，共 可分為晶片(chip)、銲錫凸塊(solder ball)底膠(underfill)等效層、基板三明治結構，中間一層核心材料上下各一層 built-up 材料，圖 3-25 為其有限元素模型圖，表3-6 為各部分材料參數表。

(52)

Substrate Underfill Chip

Solder ball

圖3-24 覆晶封裝構裝體示意圖

(53)

圖3-25 覆晶封裝構裝體有限元素模型圖表3-6 覆晶封裝構裝體材料參數表

Material Young’s modulus

(MPa) Poisson’s ratio CTE (ppm/ ) ℃ Tg ( ) ℃

Chip 187000 0.28 3.09 ~ 3.77

Bump 75970-152T

T = Kelvin 035 24.7

Under

fill 7000/40 0.33 32 70

Substrate

built-up 4000 0.26 X/Z：46/120

Y：47/155 150 Substrate

core 22000 0.21 X/Z：16

Y：50

因構裝體本身為對稱結構故僅建立 1/4 模型，並且為了增加求解效率，在銲錫凸塊與底膠處以等效層取代；但因錫鉛凸塊之佈局 (layout)並非均勻配置，故本研究根據其疏密分布，將分布較一致的區塊劃分在一起，共分為七部份，各部分皆以混合體積比例疊加方式求取其材料參數，如圖3-26、3-27。

(54)

圖3-26 錫鉛凸塊等效層有限元素模型圖

(1) (2) (3) (4)

(5)

(6)

(7)

(Inner Bump)

圖3-27 錫鉛凸塊等效層示意圖

為了將封裝體之封裝效應施加在 MOSFET 上，故建構了四層次模型，此四層次模型分別是錫鉛凸塊、晶片與凸塊間之薄膜層(圓形外觀)、晶片與凸塊間之薄膜層(方形外觀)、MOSFET，圖 3-28 為各層次模型相對於上一層次模型所在位置。圖3-29~3-32 為各層次模型

NO. Bump Counts

1 72

2 160

3 130

4 118

5 80

6 120

7 71

Inner 1089

X

Y

(55)

FCBGA

Solder Bump

Intermediate model 1 Intermediate model 2

MOSFET

圖 3-28 各層次模型相對於上一層次模型所在位置

(56)

USG Low-k

PSG Chip

Al

UBMLEN (108)

SROLEN (108) SR

TRACEHT (10) 63Sn/37Pb EU solder

Ni CU CU

ALHT (1.3) 2*CBD (40)

Substrate Si

3

N

4

SPADHT (5) Low-K

USG Chip

Al Pass 1 (1.5)

Pass 2 (1.5)

BPITCH (200)

SRHT (15)

BU1HT (200) UBM NI (3)

UBM CU (5.5) CUPADHT (3) USGHT (3.465) LOWKHT (3.585) SUBDIEHT (140.35)

TRACELEN (118) BUMPDIA (120) PSG PSGHT(0.5)

圖 3-29 第一層次模型示意圖 (μm)

(57)

Chip

PSG

Al

Al Al

圖 3-30 第二層次模型示意圖

(58)

Chip

PSG

Al

圖 3-31 第三層次模型示意圖

Al

(59)

CESL

gate

SI

nitride Spacer

Poly Silicide linear Spacer

PSG

STI STI

SiGe SiGe SiGe SiGe

圖 3-32 第四層次模型示意圖(倒置)

MAT NUM

(a) (b)

圖 3-33 第一層次模型有限元素模型圖(a)外觀(b)剖面

(60)

ELEMENTS MAT NUM

圖 3-34 第二層次模型有限元素模型圖

圖 3-35 第三層次模型有限元素模型圖

(61)

NUM

圖 3-36 第四層次模型有限元素模型圖(倒置)

本模擬之結構除第一層次模型之錫鉛凸塊部分為考慮塑性之影響使用solid185 三維高階八節點元素建模，其餘皆視為彈性材料使用 solid45 三維八節點元素建模。

在全域模型部分因構裝體本身為對稱結構故僅建立1/4 模型，並於對稱邊界給予自由度對稱束制條件，為避免剛體運動，故在中心點下方限制所有位移方向自由度的束制條件，如圖 3-37 所示，並給予 125℃降溫至 25℃之均勻溫度負載。

(62)

對稱束制條件

限制所有位移自由度

對稱束制條件

圖 3-37 覆晶封裝構裝體束制條件

次模型部分，則使用上一階層模型之運算結果，將同位置處之位移設為束制條件，並同樣給予125℃降溫至 25℃之均勻溫度負載。

(63)

第四章有限元素分析

4.1 分析步驟

本研究先建立業界所提供使用 TCAD 軟體所模擬出之 MOSFET 模型，再將本研究模擬出之結果與TCAD 所模擬出之結果比對驗證；

第二步接著探討二維模型與三維模型分析結果之異同處；第三步參照 Shah[19]於 2005 年所發表之論文，探討閘極氧化層寬度與覆晶矽閘極厚度對 MOSFET 電子通道處應力之影響；第四步藉由改變電晶體元件之內應力，探討不同內應力對 MOSFET 之影響；第五步建立覆晶封裝構裝體全域模型及次模型探討封裝應力對 MOSFET 之影響；

第六步根據前一步所建構之覆晶封裝構裝體全域模型及次模型探討電晶體在構裝體中不同位置時以及不同閘極寬度、銲錫凸塊材料等因素對 MOSFET 電子通道處應力之影響；為了探討參雜應力之影響，

建立了第二種類型的 MOSFET 之二維及三維模型，以探討二維及三維模型之異同，最後建立覆晶封裝構裝體之全域模型及次模型探討覆晶封裝構裝體對 MOSFET 之影響；接著更改覆晶封裝構裝體材料參數探討不同材料參數對 MOSFET 之影響。圖 4-1 為分析步驟之流程圖。

(64)

模型建立與驗證

圖4-1 分析步驟之流程圖

模型分析:類型一

模型分析:類型二

三維模型探討元件內應力分析

封裝效應參數化探討

(位置、材料、閘極寬度)

三維模型探討

封裝效應

材料影響

(65)

4.2 模型驗證

本部分建立由業界提供使用 TCAD 軟體所模擬出之 1/2 二維 MOSFET 模型，比較業界使用 TCAD 軟體模擬與本研究使用 ANSYS

^®

模擬出之結果。比較結果的方法是在模型上選定五條切線，如圖4-2，

比較兩模擬結果在切線上的應力值，切線1~3 比較其 X 方向的應力，

切線4~5 比較其 Y 方向的應力。

整個製程模擬的程序共分成八個步驟(load step)，參照表 3-2；本部分將其分為三階段，分別為步驟 1~5、5~7、7~8 等三階段，在 ANSYS

^®

軟體中之操作方法為，分別讀取第 5、7、8 步驟結束時之結果，再分別比較各階段的結果。

第一階段包含了矽晶圓基底、淺溝絕緣結構、閘極氧化層、多晶矽閘極等四部份；圖4-3 為第一階段製程切線 1~3 應力比較圖，觀察可看出其誤差皆小於 3%；圖 4-4 為第一階段製程切線 4~5 應力比較圖，觀察可看出切線 5 在矽晶圓基底與淺溝絕緣結構之交界處約有 15%的誤差。

第二階段包含了矽晶圓基底、淺溝絕緣結構、閘極氧化層、多晶矽閘極線型氧化物間隙、鎳化物間隙等六部份；圖 4-5 為第二階段製程切線1~3 應力比較圖，觀察可看出除了在切線 1 之最大誤差有 6.8%

其餘之誤差皆小於3%；圖 4-6 為第二階段製程切線 4~5 應力比較圖，

(66)

觀察可看出其最大誤差約介在15~20%之間。

第三階段包含了矽晶圓基底、淺溝絕緣結構、閘極氧化層、多晶矽閘極線型氧化物間隙、鎳化物間隙、接觸孔蝕刻停止層等七部份；

圖4-7 為第三階段製程切線 1~3 應力比較圖，觀察可看出其誤差介在 8~20%之間；圖 4-8 為第三階段製程切線 4~5 應力比較圖，觀察可看出其誤差約為9.5%。

經由以上三階段的結果比較驗證中，可發現其最大誤差約20%，

且大部分之誤差皆小於 3%，因此可知 TCAD 軟體與本研究使用之 ANSYS

^®

軟體模擬出之結果相似度極高。

圖4-2 模型之五條切線

Si

STI

Poly Spacer

Cutline4 CESL

Cutline5

Under the oxide/Si ~ 20A

Under the oxide/Si ~ 0.15um

X=0.01um

Si

STI Pol y Spacer

Cutline1 Cutline2 Cutline3

X=0.25um X=0.75um

CESL

(67)

Si

STI Poly Gate Oxide

Cutline1 Cutline2 Cutline3

X=0.01um X=0.25um X=0.75um

圖4-3 第一階段製程切線 1~3 應力比較圖

-2.0E+09 -1.5E+09 -1.0E+09 -5.0E+08 0.0E+00

0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4

TS4_Sxx

Cutline1

Error: < 3%

0 0.1 0.2 0.3 0.4

Cutline1 Sxx (Step1)

-2.0E+009 -1.5E+009 -1.0E+009 -5.0E+008 0.0E+000

0 0.2 0.4 0.6 0.8 1

-2.5E+009 -2.0E+009 -1.5E+009 -1.0E+009 -5.0E+008 0.0E+000

Cutline2 Sxx (Step1) Cutline2

-2.5E+09 -2.0E+09 -1.5E+09 -1.0E+09 -5.0E+08 0.0E+00

0 0.2 0.4 0.6 0.8 1

TS4_Sxx

Error: < 3%

0 0.2 0.4 0.6 0.8 1

Cutline3 Sxx(Step1)

-2.2E+009 -1.7E+009 -1.2E+009 -7.0E+008 -2.0E+008 3.0E+008 Cutline3

-2.2E+09 -1.7E+09 -1.2E+09 -7.0E+08 -2.0E+08 3.0E+08

0 0.2 0.4 0.6 0.8 1

Error: < 3%

TS4_Sxx

(68)

圖4-4 第一階段製程切線 4~5 應力比較圖

0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 -1.0E+009

-8.0E+008 -6.0E+008 -4.0E+008 -2.0E+008 0.0E+000 2.0E+008 4.0E+008 6.0E+008 8.0E+008 1.0E+009

Cutline4 Syy (Step1)

-1.0E+09 -8.0E+08 -6.0E+08 -4.0E+08 -2.0E+08 0.0E+00 2.0E+08 4.0E+08 6.0E+08 8.0E+08 1.0E+09

0 0.01 0.02 0.03 0.04 0.05 0.06

TS4_Syy

Cutline4

0 0.2 0.4 0.6 0.8 1

-2.0E+009 -1.5E+009 -1.0E+009 -5.0E+008 0.0E+000 5.0E+008 1.0E+009 1.5E+009 2.0E+009 2.5E+009

Cutline5 Syy (Step1)

-2.0E+09 -1.5E+09 -1.0E+09 -5.0E+08 0.0E+00 5.0E+08 1.0E+09 1.5E+09 2.0E+09 2.5E+09

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1

TS4_Syy

Cutline5

Error: 15%

Si

STI Poly Gate Oxide

Cutline4

Cutline5 Under the oxide/Si ~ 20A

Under the oxide/Si ~ 0.15um

(69)

-2.5.E+09 -2.0.E+09 -1.5.E+09 -1.0.E+09 -5.0.E+08 0.0.E+00

0 0.2 0.4 0.6 0.8 1

TS4_Sxx

Si

STI

Poly Spacer

Cutline1 Cutline2 Cutline3

X=0.01um X=0.25um X=0.75um

-2.0.E+09 -1.0.E+09 0.0.E+00 1.0.E+09 2.0.E+09 3.0.E+09 4.0.E+09

0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 TS4_Sxx

圖4-5 第二階段製程切線 1~3 應力比較圖

Cutline1

Error: 6.8%

0 0.1 0.2 0.3 0.4

Cutline1 Sxx (Step2)

-2.0E+009 -1.0E+009 0.0E+000 1.0E+009 2.0E+009 3.0E+009 4.0E+009

Cutline2

0 0.2 0.4 0.6 0.8 1

Cutline2 Sxx (Step2)

-2.5E+009 -2.0E+009 -1.5E+009 -1.0E+009 -5.0E+008 0.0E+000

0 0.2 0.4 0.6 0.8 1

-2.2E+009 -1.7E+009 -1.2E+009 -7.0E+008 -2.0E+008 3.0E+008

Cutline3 Sxx (Step2) Cutline3

-2.2.E+09 -1.7.E+09 -1.2.E+09 -7.0.E+08 -2.0.E+08 3.0.E+08

0 0.2 0.4 0.6 0.8 1

TS4_Sxx

Error: <3%

(70)

Spacer

Si

ST Poly

Cutline4

Cutline5 Under the oxide/Si ~ 20A

Under the oxide/Si ~ 0.15um

圖4-6 第二階段製程切線 4~5 應力比較圖

-3.0.E+09 -2.0.E+09 -1.0.E+09 0.0.E+00 1.0.E+09 2.0.E+09 3.0.E+09

0 0.01 0.02 0.03 0.04 0.05 0.06 TS4_Sxx Cutline4

Error: ~15%

0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 Cutline4 Syy (Step2)

-3.0E+009 -2.0E+009 -1.0E+009 0.0E+000 1.0E+009 2.0E+009 3.0E+009

0 0.2 0.4 0.6 0.8 1

-2.0E+009 -1.5E+009 -1.0E+009 -5.0E+008 0.0E+000 5.0E+008 1.0E+009 1.5E+009 2.0E+009 2.5E+009

Cutline5 Syy (Step2) Cutline5

-2.0.E+09 -1.5.E+09 -1.0.E+09 -5.0.E+08 0.0.E+00 5.0.E+08 1.0.E+09 1.5.E+09 2.0.E+09 2.5.E+09

0 0.2 0.4 0.6 0.8 1

TS4_Sxx

Error: 20%

(71)

X=0.01um

Si

STI

Poly Spacer

Cutline1 Cutline2 Cutline3

X=0.25um X=0.75um

CESL

0 0.1 0.2 0.3 0.4

-1.0E+009 0.0E+000 1.0E+009 2.0E+009 3.0E+009 4.0E+009 5.0E+009 6.0E+009 7.0E+009 8.0E+009

Cutline1 Sxx (Step3)

-1.E+09 0.E+00 1.E+09 2.E+09 3.E+09 4.E+09 5.E+09 6.E+09 7.E+09 8.E+09

0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 TS4_Sxx

Cutline1

Error: 12%

Error: ~14%

Error: ~20%

圖4-7 第三階段製程切線 1~3 應力比較圖

0 0.2 0.4 0.6 0.8 1

-3.0E+009 -1.0E+009 1.0E+009 3.0E+009 5.0E+009 7.0E+009 9.0E+009 1.1E+010 1.3E+010

Cutline2 Sxx (Step3)

-3.E+09 -1.E+09 1.E+09 3.E+09 5.E+09 7.E+09 9.E+09 1.E+10 1.E+10

0 0.2 0.4 0.6 0.8 1

Cutline2 Error: 8%

TS4_Sxx

0 0.2 0.4 0.6 0.8 1

-4.0E+009 -2.0E+009 0.0E+000 2.0E+009 4.0E+009 6.0E+009 8.0E+009 1.0E+010 1.2E+010 1.4E+010 1.6E+010

Cutline3 Sxx (Step3)

-4.0.E+09 -2.0.E+09 0.0.E+00 2.0.E+09 4.0.E+09 6.0.E+09 8.0.E+09 1.0.E+10 1.2.E+10 1.4.E+10 1.6.E+10

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 Cutline3

Error: 8%

TS4_Sxx

(72)

Si

STI

Poly Spacer

Cutline4 CESL

Cutline5

Under the oxide/Si ~ 20A

Under the oxide/Si ~ 0.15um

0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 -5.0E+009

-4.0E+009 -3.0E+009 -2.0E+009 -1.0E+009 0.0E+000 1.0E+009 2.0E+009 3.0E+009 4.0E+009 5.0E+009

Cutline4 Syy (Step3)

-5.0.E+09 -4.0.E+09 -3.0.E+09 -2.0.E+09 -1.0.E+09 0.0.E+00 1.0.E+09 2.0.E+09 3.0.E+09 4.0.E+09 5.0.E+09

0 0.01 0.02 0.03 0.04 0.05 0.06 TS4_Syy

Cutline4

Error: 9.5%

圖4-8 第三階段製程切線 4~5 應力比較圖

0 0.2 0.4 0.6 0.8 1

-2.0E+009 -1.5E+009 -1.0E+009 -5.0E+008 0.0E+000 5.0E+008 1.0E+009 1.5E+009 2.0E+009 2.5E+009

Cutline5 Syy (Step3)

-2.0.E+09 -1.5.E+09 -1.0.E+09 -5.0.E+08 0.0.E+00 5.0.E+08 1.0.E+09 1.5.E+09 2.0.E+09 2.5.E+09

0 0.2 0.4 0.6 0.8 1

TS4_Syy

Cutline5

(73)

4.3 二維與三維模型之比較

本部分同時建構二維及三維之電晶體模型，藉以比較二維及三維模型分析結果之異同，圖 4-9 為二維及三維模型 X 方向之應力分布，圖 4-10 為二維及三維模型 Y 方向之應力分布。其中二維模型使用平面應變理論來簡化三維模型，而經由圖中之觀察可知二維模型與三維模型之結果雖然並不完全相同，但其應力分布之梯度仍具有一定之相似度，因此二維模型之結果仍具有一定之參考價值，而為了節省運算時間，因此後續探討之案例採用二維模型。

圖4-9 X 方向之應力分布

3D Model 2D Model

圖4-10 Y 方向之應力分布

3D Model

2D Model

(74)

4.4 結構尺寸之影響

化層寬度與覆晶矽閘極厚度對 MOSFET 電子通道

4-11 (A) 有間隙 (B)無間隙 (um 本部分探討閘極氧

處應力之影響。首先探討閘極氧化層寬度之影響，其尺寸參考 Shah[19]於 2005 年所發表之論文，分別探討閘極寬度在：11、16、22.5、

32.5、45、55、 65、90、125、150、200、250 (nm) 之影響，並同時探討間隙(spacer)材料改變的影響，分別探討：鎳化物、氧化物、CESL 等三種材料以及無間隙模型共四種案例，如圖4-11 所示為分析之模型結構圖，因為模型中間隙部分可分為兩塊，圖中(1) 、(2)兩區塊，

因此在改變間隙材料性質時，可分為僅改變區塊(2)之材料性質以及同時改變區塊(1)(2)之材料性質，在模擬此部分時將前者稱為案例 A，後者則稱為案例 B。表 4-1 為此部分模擬之材料參數。

0.08 0.006 0.08

0.08 0.08

0.08 0.14 0.14

(1)

圖 )

(A) (B)

0.08 0.03 0.006

0.3

25

0.3 25 0.001

(2)

閘極寬度閘極

0.001 寬度

(75)

表 4-1 材料參數表

Material Young’s Modulus (GPa) Poisson ratio CTE(ppm/℃)

Silicon along [110] 169 0.222 3.09 ~ 3.77

Poly silicon 164 0.222 3.09 ~ 3.77

Gate Oxide 72 0.15 0.136 ~ 0.416

Oxide Liner Spacer 66 0.17 0.136 ~ 0.416

Silicon Nitride 300 0.23 3

CESL 409 0.28 3

依據以上條件探討閘極寬度之影響，所模擬出之結果顯示於圖 4-12，由結果圖中得知當元件結構中具有間隙之情況下，通道應力會隨著閘極寬度增加而減少；而當元件結構中無間隙之情況下，通道應力則是皆大於具有間隙的元件結構。

圖 4-12 隨閘極寬度改變之通道應力值

題目：封裝效應對應變矽金氧半場效電晶體之應 力分析

中 華 大 學

碩 士 論 文