圖 5.16 低閃爍雜訊次諧波混頻器電路佈局圖
本論文提出之次諧波混頻器的晶片大小約為 0.987 * 0.870 mm2，如圖 5.16 所示。之後通過國家晶片系統設計中心(CIC)的書面審查，以 TSMC 0.18μm 1P6M 製程進行晶片的下線。
以下小節的模擬方法，是採用 ADS 2009 配合 TSMC 0.18μm 製程的 Process Design Kit(PDK)進行電路模擬，並萃取 Cadence Virtuoso 軟體電路佈局後的電路 走線，如圖 5.17 所示，以 ADS Momentum 將走線效應以及耦合效應以 EM 模擬 出來，並將結果匯回 ADS 電路設計圖中，如圖 5.18 所示，進行電路佈局後模擬 (Post-Simulation)。
圖 5.17 萃取電路佈局走線 圖 5.18 匯入走線效應後的電路設計圖
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5.7.2 雜訊指數與閃爍雜訊轉角頻率
圖 5.19 為本論文提出之低閃爍雜訊次諧波混頻器之雜訊指數模擬圖。圖中 Proposed SHM 代表本論文提出的低閃爍雜訊次諧波混頻器；Current Bleeding 代 表電流補償技術；Traditional NMOS SHM 代表同樣採取水平注入式次諧波混頻 器架構，以 NMOS 電晶體構成開關級電路，且轉導級與開關級為傳統式架構，
共用直流電流。為了公平比較，此三種電路均設計在 16 GHz 頻率，轉換增益皆 維持在 6 dB 左右來進行模擬。
圖 5.19 閃爍雜訊轉角頻率改善圖
由圖中可以發現，傳統式的NMOS水平式次諧波混頻器的閃爍雜訊轉角頻率 相當的高，約大於8 MHz以上。而本論文所提出的以PMOS為主的折疊水平式次 諧波混頻器架構，因為直流電流已經分開設計，可以將轉角頻率降至300 KHz。
在此架構上再加入電流補償技術，可以更進一步將轉角頻率降至200 KHz。此處 將中頻為100 KHz以及1MHz時的三種電路架構的雜訊指數整理如下表5.1所示。
IF 頻率 100 KHz 1 MHz Traditional 31.96 dB 23.83 dB W/O Current Bleeding 18.52 dB 13.68 dB W/I Current Bleeding 15.85 dB 12.09 dB
表 5.1 100 KHz 以及 1MHz 時的雜訊指數整理
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5.7.3 轉換增益
5.0E7 1.0E8 1.5E8 2.0E8 2.5E8 3.0E8 3.5E8 4.0E8 4.5E8
0.0 5.0E8
圖5.21為轉換增益與中頻頻率的相對關係圖，其本地振盪源頻率固定為8 GHz，
射頻訊號功率為-30 dBm，射頻頻率為16 GHz掃頻至16.5 GHz。可以看出在中頻頻率 接近DC附近時，也就是射頻頻率為16 GHz時的轉換增益為最高，約有6.7 dB。其3 dB 頻寬約有350 MHz。
圖5.21為本地振盪源功率大小與轉換增益的相對關係圖，其本地振盪源頻率固定 為8 GHz，功率大小從-5 dBm增加至20 dBm。由於使用二級RC-CR四相位相移器的緣 故，為了四相位輸出，消耗較多的本地振盪源功率於其上。故需較大的本地振盪源功
freq, GHz
dB(S(1,1))
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如圖 5.22 所示為射頻端的返回損耗，以 16 GHz 中心，低於 10 dB 的頻寬約 有 1 GHz。圖 5.23 為中頻端的返回損耗，最高低於 10 dB 的頻率點為 770 MHz。
5.7.5 隔離度
隔離度模擬於本地振盪源 8GHz，功率10dBm，且射頻訊號頻率為16 GHz，
功率-30 dBm之情形。並將結果整理為表5.2所示
Port to Port Isolation
LO to IF 42.9 dB
dBm(HB.Vif[::,1])=-30.159-30.000 m15
RF_power=
dBm(HB.Vif[::,1])=-15.011-14.000
圖 5.24 IP1dB模擬圖
如圖 5.24 所示，縱軸為未扣除緩衝器損耗前的中頻輸出功率，橫軸為逐漸 增大的射頻功率，當射頻功率與中頻功率的差值隨著射頻功率增大而縮小 1dB 的功率點為，-14 dBm，亦即為此電路的 IP1dB點。此模擬中的射頻訊號頻率為 16.1 GHz；本地振盪源頻率為 8 GHz，功率為 10 dBm。
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Parameter IP1dB IIP3
Simlation -14 dBm -4.33 dBm 表 5.3 線性度整理
此處將 IP1dB與 IIP3 整理如表 5.3 所示，可看到兩者約差 10 dB，與理論值相符。
5.7.7 直流功率損耗
VDD DC Current Power Comsumption 1.8 V 9.451 mA 17.02 mW
表 5.4 直流功率損耗
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