模擬結果和晶片佈局圖

在延遲鎖定迴路中，最重要的一個環節就是壓控延遲線，延遲線必須操作在 可鎖定的範圍內，不然就會追鎖失敗，因此在電路模擬中，考慮了製程變異的影 響。如圖 4-29 所示，在不同的製程環境下，皆有一個對應的控制電壓使得延遲線 操作在預鎖定頻率 92.16MHz，等校週期為 10.85ns。

圖 4-29 壓控延遲線之製程變異模擬圖

在偵測鎖定後，相位頻率偵測器和電荷幫浦會關閉，此時延遲線上的電壓會

Delay Time (ns)

TT

圖 4-31 可調式穩壓器操作範圍之放大圖

如圖 4-32 所示，為本論文之追鎖過程圖。在追鎖的過程中，為了預防錯誤鎖 定，因此我們設計了兩個週期追鎖一次，當偵測鎖定時，可調式穩壓器也會提供 一個穩定的電壓值，整體延遲線會產生 128 個相位輸出，並且控制信號 LD 會通 知後端的脈波寬度調變開始運作。如圖 4-33 所示，為 128 個相位輸出圖。

D

~D

Vc

LD

Voltage Regulator

Time(ns) 50

0 100 150 200 250 300 350 400 450 500 550 600 650

圖 4-32 追鎖過程圖

D

我們利用差動非線性誤差(Differential Non-Linearity, DNL)，和積分非線性誤 差(Integral Non-Linearity, INL)來表現 128 個相位之間的線性關係。如公式(4-1)至 公式(4-4)所示，先將彼此的相位差關係定義出，接著找出平均值，利用這平均值

圖 4-34 128 個相位之 DNL

圖 4-35 128 個相位之 INL

如圖 4-36 所示，為本論文之時脈抖動模擬結果圖，是由第一個延遲元件 D₁ 的相位輸出所相疊 2000 次模擬出來的結果。最後針對本論文提出之多相位延遲 鎖定迴路做一個統整，如表 4-1 所示。

Time(ps)

Parameters Value

Technology 90 nm 1P9M CMOS Supply Voltage 1.2 V

Input Clock Frequency 92.16 MHz Locked Time < 500 ns Number of Output Phases 128

DNL(LSB) -0.05~0.06 LSB INL(LSB) -0.06~0.07 LSB Peak-Peak jitter 3.97 ps @ 92.16 MHz

RMS jitter 611.22 fs @ 92.16 MHz Power Consumption 9.2 mW @ 92.16 MHz

由前級多相位鎖定迴路提供 128 個相位，此時我們輸入 6 位元數位信號 000000b 至 111111b，模擬 64 種脈波寬度變化輸出，模擬結果如圖 4-37 所示。

圖 4-37 64 種寬度變化模擬結果圖

根據圖 4-37 的波寬變化，我們可以整理出如圖 4-38 所示的波寬線性圖，由 圖可知可程式電壓控制器之控制信號 sel 可影響輸出波寬的大小，是由於延遲線 上的控制電壓 Vc 的改變，造成不同的延遲時間。

圖 4-38 輸入信號與波寬變化之線性圖

0 5 10 15 20 25 30 35 40 45 50 55 60 0

10 20 30 40 50 60 70 80 90 100

Input Code

Duty Cycle (%)

VddT=1.2V, sel=0 VddT=1.2V, sel=1

如圖 4-39 所示，可知可程式電壓控制器之可調式電壓 Vdd_T也可影響輸出波

Duty Cycle (%)

VddT=1.22V, sel=0 Vdd_T=1.22V, sel=1 VddT=1.2V, sel=0

圖 4-40 脈衝寬度調變之 DNL(pre-sim)

圖 4-41 脈衝寬度調變之 INL(pre-sim)

圖 4-42 脈衝寬度調變之 DNL(post-sim)

圖 4-43 脈衝寬度調變之 INL(post-sim)

表 4-2 為本論文提出之脈波寬度調變器做一個統整。使用的製程為台積電 90 奈米 CMOS，供應電壓為 1.2V，操作頻率為 92.16MHz，輸出波形有 64 種，型式 為置中型。

表 4-2 延遲鎖定迴路建構之脈波寬度調變器規格表

Parameter Spec. Pre-Sim Post-Sim

Process 90nm 1P9M CMOS

Power Supply 1.2 V

Operation Frequency 92.16 MHz Number of Pulse-width 64

Type Centered

DNL(LSB) -0.5 ~ +0.5 +0.3 / -0.2 +0.25 / -0.2 INL(LSB) -1 ~ +1 +0.3 / -0.8 +0.4/ -0.7 Power Consumption 15.38mW

Chip Area 1.072×1.027 (mm²)

如圖 4-44 所示為本論文之晶片佈局圖，區分為延遲鎖定迴路、脈波寬度調變 迴路、暫存器和輸出緩衝器四個部份。設計暫存器是為了使六位元數位訊號與延 遲鎖定迴路的參考時脈同步所設計的。輸出緩衝器獨立設計是為了希望能夠有較 乾淨的輸出信號。

DLL PWM

REG

OB

圖 4-44 延遲鎖定迴路建構脈波寬度調變器之佈局圖