應用於極座標發射機封包調變之延遲鎖定迴路建構脈波寬度調變器設計與實現

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(1)國立臺灣師範大學應用電子科技學系碩士論文指導教授：郭建宏博士. 應用於極座標發射機封包調變之延遲鎖定迴路建構脈波寬度調變器設計與實現 Design and Implementation of DLL-based PWM for Envelope Modulation of Polar Transmitters. 研究生：馬瑜傑. 撰. 中華民國 103 年 2 月.

(2) 應用於極座標發射機封包調變之延遲鎖定迴路建構脈波寬度調變器設計與實現. 學生：馬瑜傑. 指導教授：郭建宏博士. 國立臺灣師範大學應用電子科技學系碩士班. 摘. 要. 近年來極座標發射機有關的文獻中，脈波寬度調變器(Pulse-Width Modulator, PWM)和三角積分調變器(Delta-Sigma Modulator, DSM)，皆有被提出使用在發射機前端的封包調變[1]-[4]。對於需要高解析和高線性調變器的寬頻通訊系統而言，DSM就必須提高其量化器的位元數，才能通過寬頻通訊規格，但整體發射機需要的功率放大器個數就會倍增。幸運的是，若提高PWM的操作頻率，其所造成的諧波雜訊可輕易的被後端帶通濾波器濾除，所需的功率放大器也可少於 DSM。. 本論文提出一個應用於封包調變之延遲鎖定迴路建構脈波寬度調變器。為了達到高解析高線性的需求，一個128個相位輸出的延遲鎖定迴路被用來組合出64 種置中型脈波寬度變化。本論文提出一個循環式壓控延遲線來減少延遲元件的個數，使得所有的128個相位可以同時地輸出。藉由一個簡易計數器，我們可將所有相位分為上升區以及下降區，來產生所需的脈波寬度輸出。本論文提出之延遲鎖定迴路建構脈波寬度調變器使用台積電90奈米製程。其整體功率消耗為36.83 mW，操作頻率為92.16MHz，供應電壓為1.2V。. -i-.

(3) 關鍵字：脈波寬度調變器、多相位延遲鎖定迴路、極座標發射機、封包調變、長期演進技術(LTE). -ii-.

(4) Design and Implementation of DLL-based PWM for Envelope Modulation of Polar Transmitters ––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––. Student：Yu-Chieh Ma. Advisors： Dr. Chien-Hung Kuo. Graduated Institute of Applied Electronics Technology National Taiwan Normal University. ABSTRACT. In recent years, the pulse-width modulation (PWM) and delta-sigma modulation (DSM) are two popular approaches used for the front-end of the envelope modulator in traditional polar transmitters[1]-[4]. For the wide bandwidth modern communications, a high resolution and high linearity of modulator is needed. So, the DSM must increase the bits of quantizer to meet the specification, but it would make the design of post-PAs difficult to be realized. Fortunately, if the operational frequency of PWM could be appropriately increased, the annoying harmonic effect would be easily attenuated by the post-bandpass filter and the number of the post-PAs is less than DSM.. This thesis presents a DLL-based PWM for the envelope modulation of polar transmitters. For the requirements of high resolution and high linearity, a 128-phase delay-locked loop is used to generate center-aligned output pulses having 64 different pulse widths for 6-bit signal input. To reduce the number of delay cells in the multi-phase DLL, a cyclic voltage controlled delay line is presented in this thesis. The 128 output phases can be simultaneously produced by the 8-delay units of VCDL. A. -iii-.

(5) simple counter is used to separate the output phases of DLL into rise and fall parts. The proposed DLL-based PWM is fabricated by TSMC 90nm 1P9M process. The power consumption is 36.83 mW at a 92.16 MHz input reference frequency and a supply voltage of 1.2V.. Keywords: Pulse-Width Modulation, Multi-phase Delay-Locked Loop, Polar-Transmitter, Envelope Modulation, Long Term Evolution (LTE).. -iv-.

(6) 誌. 謝. 三年半的研究生涯即將告一段落，即將邁向另一個人生階段。在這些日子中遇到了許多的貴人，讓我順利地完成學業。首先要感謝的是我的指導老師郭建宏教授，老師總是提點我許多為人處事要積極以及保持自信，不論在學術上或者人生上，都讓我受益良多。感謝臺灣大學陳怡然教授與陳昭宏教授撥冗擔任我的口試委員，提供我寶貴的意見，使得本篇論文能夠更加完整。感謝老師讓我參與國科會計畫，讓我有機會與臺大的老師及學長姊、同儕、學弟妹有交流的機會，讓我獲得更多成長的機會。參與計畫期間，感謝陳怡然教授與陳昭宏教授的指導，讓我能從更多的面向思考研究內容和提供實驗相關意見。謝謝台大電子所濠瞬學長和昀芝學姐，在國科會 meeting 時不斷的給予我設計電路的意見，以及最後量測時給予我莫大的幫助，濠瞬學長說「多幫助別人」這席話讓學弟我收穫良多。感謝海工所后鍾學長，指導我完成 PCB 的設計，分享了許多寶貴的電路和板子設計經驗，以及量測實務上的幫助。謝謝海工所皓博、晉漢學弟和幫我開過海工實驗室門的每位同學、學弟，謝謝你們讓我可以順利的進行量測。在積體電路實驗室的這些年，說長不長，說短也不短，想起自己懵懵懂懂剛進實驗室之初，感謝登耀學長、宏璟學長、建宏學長，雖然跟學長相處時間不長，但仍指導我們這群剛踏入積體電路領域的學弟們。謝謝正恩學長給予自己積體電路設計上的經驗和見解，跟學長一起釣蝦的日子也是記憶猶新。特別感謝述立學長，教導我電路遇到問題要一一往前尋找，MATLAB 不懂了就自己按 HELP 解 bug，拿著小豬尾巴在我後面不斷地鞭策我，現在想起那些日子也是好笑。而與我同在實驗室奮戰的翰江、冠勳，雖然你們常常消遣我，但在我低潮時，我想沒有你們那特別的鼓勵方式，我想我現在也無法順利的拿到學位，在實驗室與你們. -v-.

(7) 一同克服萬難，打打嘴砲的日子令人懷念；另外，謝謝高頻實驗室的同儕繼揚、健平，彼此互相加油打氣，有你們這些好同學使得研究不孤單。謝謝後進學弟妹們，丞凱、懿威、昶暘、欽德、秉羲、珈慧、昱璇、冠宏、懷霈、嘉玲、致珺、俊忠、明順、沂樺、偉良，感謝你們處理實驗室裡的大小事務，使實驗室得以順利運作，祝福你們不管工作、研究或者升學，都一路順利。特別感謝欽德學長，不管是研究或者娛樂，都有一番獨特的見解，帶領著我東征西討，告訴自己「相信我之術」，電路就會乖乖的。感謝系辦琇文學姊、婷節 Tina 與嘉安學長，謝謝你們維持系務正常運作，讓每位應電系學生都能夠順利畢業。謝謝 Tina 這些年來傾聽我的苦水，分享我的喜怒哀樂。祝福琇文學姊家庭繼續幸福美滿，謝謝嘉安學長的技術指導。謝謝我的國、高中和大學好朋友們，畢業了但是大家感情依舊緊密，雖然我常待在台北實驗室跑模擬，沒有辦法與大家相聚，但是你們總是會標記我，感覺就像在現場與你們聊聊是非，大吃大笑，謝謝你們。而最重要感謝的是我的父母與我的哥哥，我的父親馬當顯先生與母親吳美卿女士，提供了我最好的求學環境，使我有更多的時間可以投入在研究上，讓我的研究生涯無後顧之憂，順利地完成學業。謝謝我的哥哥馬英豪，在我研究低潮時，為我加油打氣，分享自己的經驗，提供方法解決問題。. 謝謝老天爺讓我遇到了你們。. 馬瑜傑 2014.02.19 於 NTNUAET MSIC Lab515. -vi-.

(8) 目. 摘. 錄. 要 ......................................................................................................................... i. ABSTRACT .................................................................................................................. iii 致. 謝 .........................................................................................................................v. 目. 錄 ...................................................................................................................... vii. 表目錄 .........................................................................................................................x 圖目錄 ....................................................................................................................... xi 第一章. 緒論 ..............................................................................................................1. 1.1. 研究背景 .....................................................................................................1. 1.2. 研究目的 .....................................................................................................7. 1.3. 論文組成 .....................................................................................................8. 第二章. 應用於封包調變的脈波寬度調變器 ..........................................................9. 2.1. 極座標發射機介紹 .....................................................................................9. 2.2. 極座標發射機封包調變中的脈波寬度調變器需求 ...............................10. 2.3. 系統所需規格之評估 ...............................................................................18. 第三章. 延遲鎖定迴路設計....................................................................................20. 3.1. 典型的延遲鎖定迴路 ...............................................................................20. 3.2. 延遲鎖定迴路基本子電路介紹 ...............................................................21 3.2.1. 相位頻率偵測器..............................................................................21. 3.2.2. 電荷幫浦與迴路濾波器..................................................................24. 3.2.3. 壓控延遲線......................................................................................25. 3.2.3.1. RC 時間常數之延遲元件......................................................26. 3.2.3.2. 可變電容式之延遲元件 ........................................................26. 3.2.3.3. 餓電流(Current-starved)控制之延遲元件 ............................27. -vii-.

(9) 3.2.3.4 3.3. 差動對稱性負載之延遲元件 ................................................27. 鎖定範圍 ...................................................................................................28 3.3.1. 諧波鎖定 ..........................................................................................29. 3.3.2. 阻塞鎖定 ..........................................................................................30. 3.4. 系統穩定性分析 .......................................................................................31. 3.5. 多相位延遲鎖定迴路 ...............................................................................35. 第四章. 延遲鎖定迴路建構脈波寬度調變器 .......................................................40. 4.1. 使用循環式壓控延遲線之多相位延遲鎖定迴路 ...................................40 4.1.1. 4.2. 4.1.1.1. 循環式壓控延遲線的脈衝輸入限制 ....................................42. 4.1.1.2. 延遲元件 ................................................................................44. 4.1.1.3. 相位頻率偵測器 ....................................................................47. 4.1.1.4. 電荷幫浦 ................................................................................48. 4.1.1.5. 鎖定偵測器 ............................................................................49. 4.1.1.6. 可程式電壓控制器 ................................................................49. 4.1.1.7. 開關控制以及脈衝產生器 ....................................................51. 脈波寬度調變迴路 ...................................................................................52 4.2.1. 4.3. 電路描述 ..........................................................................................42. 電路描述 ..........................................................................................53. 4.2.1.1. 八對一多工器 ........................................................................53. 4.2.1.2. 三位元上下數計數器 ............................................................54. 4.2.1.3. 數位比較器 ............................................................................55. 4.2.1.4. 相位合成器 ............................................................................56. 靜電放電防護設計(Electrostatic Discharge, ESD)..................................56 4.3.1. 電路描述 ..........................................................................................57. 4.3.1.1. 二極體防護電路 ....................................................................57. 4.2.1.2. 電源箝制電路 ........................................................................58. -viii-.

(10) 4.4. 模擬結果和晶片佈局圖 ...........................................................................60. 第五章. 延遲鎖定迴路建構脈波寬度調變器之量測 ...........................................71. 5.1. 元件前置準備 ...........................................................................................71. 5.2. 測試板之設計 ...........................................................................................74. 5.3. 使用儀器 ...................................................................................................76. 5.4. 量測環境與結果 .......................................................................................77. 第六章. 結論與未來展望........................................................................................87. 6.1. 結論與未來展望 .......................................................................................87. 6.2. 文獻比較 ...................................................................................................88. 參考文獻 .................................................................................................................90 自. 傳 .......................................................................................................................95. 學術成就 .................................................................................................................96. -ix-.

(11) 表目錄. 表 2-1. LTE(20M)系統對於 ACLR 的要求 .............................................................11. 表 2-2. 不同位元脈波寬度調變之鄰近通道功率洩漏比 .......................................12. 表 2-3. 1-phase 極座標發射機之非置中型與置中型脈波寬度調變 ......................15. 表 2-4. 2-phase 極座標發射機之非置中型與置中型脈波寬度調變 ......................17. 表 2-5. 1,2,4-phase 極座標發射機之置中型脈波寬度調變 ....................................18. 表 4-1. 128 相位輸出延遲鎖定迴路之規格表 ........................................................65. 表 4-2. 延遲鎖定迴路建構之脈波寬度調變器規格表 ...........................................70. 表 5-1. 預計規格與實測結果 ...................................................................................85. 表 6-1. 各文獻與本篇論文之多相位延遲鎖定迴路比較表 ...................................88. 表 6-2. 各文獻與本篇論文之脈波寬度調變器比較表 ...........................................88. -x-.

(12) 圖目錄. 圖 1-1 Kahn EER 發射機 ..............................................................................................2 圖 1-2 脈衝調變式極座標發射機架構[2] ...................................................................2 圖 1-3 極座標發射機架構使用切換式功率放大器[2] ................................................3 圖 1-4 全數位通訊系統 ................................................................................................3 圖 1-5 脈波寬度調變器與三角積分調變器在頻譜上的示意圖 ................................5 圖 1-6 極座標發射機使用多重相位脈波寬度調變器做為封包調變器 ....................5 圖 1-7 多相位脈波寬度調變在頻譜上的示意圖 ........................................................6 圖 1-8 使用延遲鎖定迴路建構之脈波寬度調變器為封包調變器 ............................6 圖 2-1 脈波寬度調變(a)非置中型(b)置中型 .............................................................10 圖 2-2 LTE(20M)系統 ACLR 之示意圖 ....................................................................11 圖 2-3 不同位元之脈波寬度調變 ..............................................................................12 圖 2-4 多相位脈波寬度調變器調變 ..........................................................................13 圖 2-5 1-phase 極座標發射機之非置中型與置中型脈波寬度調變(Span 400MHz) .. ..................................................................................................................14 圖 2-6 1-phase 極座標發射機之非置中型與置中型脈波寬度調變(Span 60MHz) .... ..................................................................................................................14 圖 2-7 多相位脈波寬度調變示意圖 ..........................................................................15 圖 2-8 2-phase 極座標發射機之非置中型與置中型脈波寬度調變(Span 400MHz) .. ..................................................................................................................16 圖 2-9 2-phase 極座標發射機之非置中型與置中型脈波寬度調變(Span 60MHz) .... ..................................................................................................................16 圖 2-10 1,2,4-phase 極座標發射機之置中型脈波寬度調變(Span 400MHz) ............17. -xi-.

(13) 圖 2-11 1,2,4-phase 極座標發射機之置中型脈波寬度調變(Span 60MHz) ..............18 圖 2-12 LTE(20M)系統封包信號比例分佈圖 ............................................................19 圖 3-1 典型的延遲鎖定迴路 ......................................................................................20 圖 3-2 典型延遲鎖定迴路的時序圖 ..........................................................................21 圖 3-3 相位頻率偵測器 ..............................................................................................22 圖 3-4 相位頻率偵測器的三態狀態圖 ......................................................................22 圖 3-5 參考時脈領先回授信號的時序圖 ..................................................................23 圖 3-6 參考時脈的頻率大於回授信號的頻率 ..........................................................23 圖 3-7 相位頻率偵測器的禁止區 ..............................................................................24 圖 3-8 電荷幫浦與迴路濾波器之方塊圖 ..................................................................25 圖 3-9 壓控延遲線之示意圖 ......................................................................................26 圖 3-10 RC 時間常數之延遲元件 ................................................................................26 圖 3-11 可變電容式之延遲元件 ..................................................................................27 圖 3-12 餓電流控制之延遲元件 ..................................................................................27 圖 3-13 差動對稱性負載之延遲元件 ..........................................................................28 圖 3-14 鎖定範圍 ..........................................................................................................29 圖 3-15 四級延遲線正確鎖定圖 ..................................................................................30 圖 3-16 諧波鎖定 ..........................................................................................................30 圖 3-17 阻塞鎖定 ..........................................................................................................31 圖 3-18 傳統延遲鎖定迴路線性模型 ..........................................................................32 圖 3-19 具有輸入雜訊的延遲鎖定迴路 ......................................................................33 圖 3-20 輸入雜訊的雜訊轉移函數 ..............................................................................33 圖 3-21 具有電源與基板雜訊的延遲鎖定迴路 ..........................................................34 圖 3-22 電源與基板雜訊的雜訊轉移函數 ..................................................................34 圖 3-23 傳統壓控延遲線 ..............................................................................................36 圖 3-24 延遲鎖定迴路陣列 ..........................................................................................37. -xii-.

(14) 圖 3-25 多相位時脈產生器 ..........................................................................................38 圖 3-26 全數位週期控制延遲鎖定迴路 ......................................................................39 圖 4-1 延遲鎖定迴路建構脈波寬度調變器 ..............................................................40 圖 4-2 本論文所設計之多相位延遲鎖定迴路架構 ..................................................41 圖 4-3 使用循環式壓控延遲線之多相位延遲鎖定迴路 ..........................................42 圖 4-4 循環式壓控延遲線 ..........................................................................................43 圖 4-5 輸入波寬與延遲時間之關係 ..........................................................................43 圖 4-6 延遲傳遞的過程中脈衝漸增 ..........................................................................44 圖 4-7 延遲傳遞的過程中脈衝漸減 ..........................................................................44 圖 4-8 延遲元件 ..........................................................................................................45 圖 4-9 半穿透暫存器 ..................................................................................................46 圖 4-10 第一級延遲元件並無開關 S ...........................................................................46 圖 4-11 相位頻率偵測器 ..............................................................................................47 圖 4-12 電荷幫浦 ..........................................................................................................48 圖 4-13 鎖定偵測器 ......................................................................................................49 圖 4-14 鎖定偵測器狀態圖 ..........................................................................................49 圖 4-15 可程式電壓控制器 ..........................................................................................50 圖 4-16 開關控制以及脈衝產生器 ..............................................................................51 圖 4-17 脈衝產生器 ......................................................................................................52 圖 4-18 開關控制以及脈衝產生器之時序圖 ..............................................................52 圖 4-19 本論文所設計之脈波寬度調變迴路 ..............................................................53 圖 4-20 脈波寬度調變之相位選擇示意圖 ..................................................................53 圖 4-21 八對一之多工器 ..............................................................................................54 圖 4-22 三位元上下數計數器 ......................................................................................55 圖 4-23 數位比較器 ......................................................................................................56 圖 4-24 相位合成器 ......................................................................................................56. -xiii-.

(15) 圖 4-25 靜電放電防護電路 ..........................................................................................57 圖 4-26 二極體防護電路 ..............................................................................................58 圖 4-27 電源箝制電路 ..................................................................................................59 圖 4-28 電源箝制電路配置示意圖 ..............................................................................60 圖 4-29 壓控延遲線之製程變異模擬圖 ......................................................................60 圖 4-30 可編程電壓控制器操作範圍 ..........................................................................61 圖 4-31 可編程電壓控制器操作範圍之放大圖 ..........................................................62 圖 4-32 追鎖過程圖 ......................................................................................................62 圖 4-33 128 個相位輸出 ...............................................................................................63 圖 4-34 128 個相位之 DNL ..........................................................................................64 圖 4-35 128 個相位之 INL ...........................................................................................64 圖 4-36 D1 相位輸出之 Peak-Peak 抖動模擬圖 ..........................................................65 圖 4-37 64 種寬度變化模擬結果圖 .............................................................................66 圖 4-38 輸入信號與波寬變化之線性圖 ......................................................................66 圖 4-39 可調式電壓 VddT 與波寬變化之線性圖........................................................67 圖 4-40 脈衝寬度調變之 DNL(pre-sim) ......................................................................68 圖 4-41 脈衝寬度調變之 INL(pre-sim) .......................................................................68 圖 4-42 脈衝寬度調變之 DNL(post-sim) ....................................................................69 圖 4-43 脈衝寬度調變之 INL(post-sim) ......................................................................69 圖 4-44 延遲鎖定迴路建構脈波寬度調變器之佈局圖 ..............................................70 圖 5-1 低壓差線性穩壓器 ..........................................................................................71 圖 5-2 高速連接器 ......................................................................................................72 圖 5-3 滑動開關 ..........................................................................................................72 圖 5-4 高頻探針 ..........................................................................................................73 圖 5-5 治具 ..................................................................................................................73 圖 5-6 FPGA 驗證板 ...................................................................................................74. -xiv-.

(16) 圖 5-7 預計打線圖 ......................................................................................................74 圖 5-8 本論文所設計之測試板 ..................................................................................75 圖 5-9 實際測試板與治具擺置 ..................................................................................76 圖 5-10 Rohde Schwarz SMF100A 訊號產生器 ..........................................................76 圖 5-11 Rohde Schwarz HMP4040 可編程電源供應器 ..............................................77 圖 5-12 Agilent DSA90804A 高效能示波器 ...............................................................77 圖 5-13 量測雛型 ..........................................................................................................78 圖 5-14 量測環境 ..........................................................................................................78 圖 5-15 待測物 ..............................................................................................................79 圖 5-16 晶片顯微照 ......................................................................................................79 圖 5-17 實際打線圖 ......................................................................................................80 圖 5-18 最小波寬 ..........................................................................................................80 圖 5-19 最大波寬 ..........................................................................................................81 圖 5-20 64 種連續波形變化 .........................................................................................81 圖 5-21 探針台量測 ......................................................................................................82 圖 5-22 探針台量測近距離照 ......................................................................................83 圖 5-23 探針晶片圖 ......................................................................................................83 圖 5-24 使用探針之 64 種連續波形變化 ....................................................................84 圖 5-25 脈衝寬度調變之 DNL(Meas.) ........................................................................84 圖 5-26 脈衝寬度調變之 INL(Meas.) ..........................................................................85 圖 5-27 輸入信號與波寬變化之線性圖(Meas.) ..........................................................85. -xv-.

(17) 第一章. 1.1. 緒論. 研究背景 1990 年代起，由於積體電路製造技術精進，使得行動通訊設備快速蓬勃發. 展，隨處可見的通訊設備如智慧手機、無線網路、無線熱點、藍芽設備等許多便利的行動通訊設備。隨著人們在便利性以及實用性上的需求，行動通信標準的發展也不斷地演進，依序為 GSM(2G)、CDMA(2G)、EDGE(2.75G)、WCDMA(3G)，到目前最新的通訊規格 LTE(4G)。因此，設計一個支援 4G 系統的通訊設備便有其必要性。然而在通訊設備中，收發機扮演著不可或缺的核心元件。收發機分為發射機(Transmitter)以及接收機(Receiver)兩個部份。在眾多的發射機架構中，其中一種為極座標發射機(Polar Transmitter)，在本論文中，將主要聚焦在極座標發射機上的封包調變器(Envelope Modulator)。. 針對發射機的架構，最早由 Kahn 提出封包消除以及重建(Envelope Elimination and Restoration, EER)的方法運用至發射機[1]，簡稱 Kahn EER Transmitter，如圖 1-1 所示。在此架構下，輸入信號將分為封包(Envelope)訊號和相位(Phase)訊號，封包訊號經過調變器(Modulator)並經由放大器(Amplifier)和低通濾波器(Low-pass Filter, LPF)，提供低雜訊控制信號控制功率放大器(Power Amplifier, PA)汲極端的電流，產生不同的增益放大相位信號。然而，在架構中封包信號路徑加入低通濾波器來處理封包訊號，因封包訊號已經被放大，使得此路徑的消耗功率大為增加。. -1-.

(18) Envelope Detector RF signal. Envelope Modulator. Amp.. Envelope signal path Phase signal path. Limiter. PA. Delay. 圖 1-1 Kahn EER 發射機. 近幾年改進後的極座標發射機架構，如圖 1-2 所示。封包信號將由脈衝調變 (Pulse Modulation)後再與相位信號混合，接著將帶有調變雜訊的信號輸入至功率放大器，在此使用低線性度的切換式功率放大器(Switching Power Amplifier)，可得到較高的轉換效率，如圖 1-3 所示。最後為帶通濾波器(Band-pass Filter, BPF)，可將調變雜訊濾除。我們可發現原本封包信號路徑上的低通濾波器在此架構中被移除了，因為帶通濾波器可使用簡易的被動元件來組成，相較之下的功率消耗比在封包信號路徑中加入低通濾波器更為減少。. Envelope Detector RF signal. Envelope Modulator. Envelope signal path. Pulse Modulation. Phase signal path. Limiter. Delay. PA. 圖 1-2 脈衝調變式極座標發射機架構[2]. -2-.

(19) Envelope Detector. Envelope Modulator. Envelope signal path. RF signal. Pulse Modulation. Phase signal path. Limiter. Delay. PA. 圖 1-3 極座標發射機架構使用切換式功率放大器[2]. 隨著科技的進步，現在的人們能夠利用數位信號處理機 (Digital Signal Processor, DSP)直接產生出數位之封包以及相位信號，如圖 1-4。在全數位通訊系統中，封包調變是將基頻(Baseband)的高解析振幅信號降低其位元數後，經調變後與相位信號混合，在射頻端重建高解析度的信號，再將調變雜訊濾除。因此，若是封包調變器設計不好，造成調變雜訊過高，濾波器可能無法有效濾除調變雜訊，反而降低信號品質，所以封包調變器(Envelope Modulator)的設計就顯得相當重要。. Evenlope signal Envelope Modulator DSP PA Phase signal. 圖 1-4 全數位通訊系統. 脈波寬度調變器 (Pulse-Width Modulator, PWM) 和三角積分調變器 (Delta-Sigma Modulator, DSM)，皆有被提出使用在封包調變。在封包調變應用上，三角積分調變主要是利用其超取樣(Oversampling)以及雜. -3-.

(20) 訊移頻(Noise Shaping)的特性，將調變雜訊從頻帶內推往頻帶外，因此頻帶內訊雜比(Signal-to-Noise Ratio, SNR)明顯地增加，使整體發射機發揮更高的效能。移頻後的雜訊離中心頻率雖有一段距離，但是仍然要注意頻帶外之雜訊，通常會以每倍頻 20dB 以上的速率增加，移頻後的雜訊仍然需要被降低來避免干擾其他頻道。因此，[3]提出一個較低階數的三角積分調變器和多位元的量化器來減輕帶通濾波器的設計。在針對發射機的應用中，調變器的所需訊雜比往往低於一般音訊系統，但還需提高無雜訊動態範圍，使帶通濾波器能夠更有效濾除調變雜訊。所以，低階數中解析度的三角積分調變器比高階高解析度的三角調變器更適合用在封包調變器上，因為低階三角積分調變器的雜訊上升速度會比高階三角積分調變器來得緩慢。然而多位元的量化器，也代表著功率放大器所需要的個數，將會使得發射機電路製作成本增加，功率放大器的匹配問題也變得複雜。另外，對於 4G LTE 寬頻通訊系統，三角積分調變器需要提高取樣頻率來通過系統規格，電路反而會變得難以實現。若要減少放大器的數量，以脈波寬度調變技術做為封包調變器是不錯的選擇 [4]。脈波寬度調變利用其輸出方波信號之不同寬度的工作週期(Duty Cycle)變化來表示對封包信號的取樣程度。脈波寬度調變之優點為可達到高解析，其頻帶內的調變雜訊雖些微高於三角積分調變，但對於整體發射機效能還是足夠的，唯一值得注意的是所產生的頻譜會依取樣頻率出現諧波雜訊(Harmonic)現象，此現象對設計發射機而言，將可能會對欲使用頻帶造成影響，也間接影響到後端帶通濾波器設計的複雜度。其脈波寬度調變器與三角積分調變器在頻譜上的示意圖，如圖 1-5 所示。. -4-.

(21) Mask DSM. PWM. Frequency(Hz). fc 圖 1-5. 脈波寬度調變器與三角積分調變器在頻譜上的示意圖. 因此為了避免其諧波雜訊影響整體發射機的效能，由臺灣大學的陳怡然教授與陳昭宏教授所提出的多相位脈波寬度調變(Multiphase Pulse-Width Modulation) [5]之發射機，可避免諧波雜訊對主頻帶的影響。經由多相位脈波寬度調變後的封包訊號，控制由開關所組成的脈衝調變器重建訊號，其架構如圖 1-6。. Envelope Modulator Evenlope signal Phase signal. Spliter. 圖 1-6. PA. PA. Combiner. 極座標發射機使用多重相位脈波寬度調變器做為封包調變器. 利用時脈不同的相移，製造出多重相位，輸入封包信號與這些多相位的時脈比較後產生脈衝調變器的控制信號，控制切換式功率放大器重建射頻訊號。然而，使用越多相位脈波寬度調變器，如圖 1-7 所示，能使得諧波雜訊遠離主頻帶，. -5-.

(22) 使得諧波雜訊的頻率位置已經位於濾波器的截止頻帶(Stop Band)，可成功的濾除不必要的諧波雜訊。. Mask 1-phase PWM. 2-phase PWM. fc 圖 1-7. Frequency(Hz). 多相位脈波寬度調變在頻譜上的示意圖. 本論文將使用臺大陳怡然教授與陳昭宏教授提出發射機架構，如圖 1-8 所示。為了能夠實現高解析度和高線性的脈波寬度調變器，我們預計使用延遲鎖定迴路建構出脈波寬度調變器，並利用多相位之脈波寬度調變的方法，使得諧波雜訊遠離主頻帶，讓帶通濾波器能更有效地濾除調變雜訊。我們期待設計的封包調變器能夠符合 4G LTE 通訊系統規範。. This work DLL-based PWM Evenlope signal PA. Phase signal. Spliter. 圖 1-8. PA. Combiner. 使用延遲鎖定迴路建構之脈波寬度調變器為封包調變器. -6-.

(23) 1.2. 研究目的綜合上述之研究動機，本論文將朝下列方向前進：. 1.. 設計一個適用於 LTE 極座標發射機封包調變，使用的是延遲鎖定迴路建構脈波寬度調變。. 2.. 為了驗證本論文提出的延遲鎖定迴路建構之脈波寬度調變可行性，先以 MATLAB 針對發射機系統模擬，並尋找適當的系統規格。. 3.. 以半導體技術實現本論文設計的延遲鎖定迴路建構之脈波寬度調變，並使用 MATLAB 驗證此調變器在對於發射機系統晶片(System on Chip)的可行性。. 4.. 將設計完成的延遲鎖定迴路建構之脈波寬度調變進行量測，量測其線性度。. -7-.

(24) 1.3. 論文組成. 本篇論文的組成如下. 第二章：應用於封包調變的脈波寬度調變器這章節將探討脈波寬度調變器應用於極座標發射機中，脈波寬度調變分為兩種，一種是非置中型，另一個則為置中型。使用 MATLAB 對於這兩種調變分別作系統分析，在 LTE 極座標發射機中的封包調變需求並訂定設計目標，設計一個適合的封包調變器。最後，定出實際電路硬體需求，以利後續章節實作。. 第三章：延遲鎖定迴路設計由於本論文設計的脈波寬度調變器是使用延遲鎖定迴路架構而成的，因此本章將簡單介紹延遲鎖定迴路設計。. 第四章：以延遲鎖定迴路建構之脈波寬度調變器本章將詳細介紹如何設計出延遲鎖定迴路建構之脈波寬度調變器，以及其模擬結果，由於晶片設計時有考慮到 ESD 的效應，另外會簡單介紹一些 ESD 電路。. 第五章：延遲鎖定迴路建構之脈波寬度調變器之量測本章將介紹如何量測所設計的延遲鎖定迴路建構之脈波寬度調變器，以及介紹測試版設計，和量測環境。. 第六章：結論與未來展望討論本論文所實現之延遲鎖定迴路建構之脈波寬度調變器以及改進與未來發展的空間。. -8-.

(25) 第二章. 應用於封包調變的脈波寬度調變器. 在本章節中，我們將探討極座標發射機的訊號來源，以及 LTE 的通訊規格，再談到本論文中極座標發射機所需的脈波寬度調變器，使用 MATLAB 進行發射機系統模擬。. 2.1. 極座標發射機介紹在數位通訊系統中，發射機所扮演的角色，是將經過數位編碼後的資料利用. 無線電波發送給接收端。發射機前的數位信號處理器(Digital Signal Processor, DSP)，將輸入訊號產生正交訊號 I(In-Phase)與 Q (Quadrature)。傳統的發射機是將數位正交訊號類比化後，利用線性功率發大器發送。但是線性功率放大器的轉換效率往往不能超過 75%以上，因此使用轉換效率較好的切換式功率放大器之極座標發射機便成為近年多位學者研究的主題。. 傳統的發射機所要發射的基頻訊號為 RFout (t )  I (t )  jQ(t ), j  1. (2-1). I (t )  A(t )cos ct. (2-2). Q(t )  A(t )sin ct. (2-3). 而極座標發射機則是將正交訊號分為封包訊號 E (t )  I (t )2  Q(t )2. (2-4). 正交訊號先除以封包為 I '(t ) . I (t ) E (t ). -9-. (2-5).

(26) Q '(t ) . Q (t ) E (t ). (2-6). 相位訊號即為 phase(t )  I '(t )  jQ '(t ). (2-7). E '(t )  E (t )  H (t ). (2-8). 調變後的封包訊號為. 其中，H(t)代表是封包調變的時域響應。最後要交由發射機發送的射頻訊號為 RFout (t )  E '(t )   I '(t )  jQ '(t )   BPF (t ). (2-9). BPF(t)代表的是帶通濾波器的時域響應。在極座標發射機中，封包調變的目的是將封包訊號的位元數降低，並在頻帶內保持中等以上解析度，在發射前由帶通濾波器將調變雜訊濾除。. 2.2. 極座標發射機封包調變中的脈波寬度調變器需求為了使得極座標發射機能夠符合最新的行動通訊 LTE 規格，對於最大頻寬. 20MHz 的 LTE 訊號，我們需要高解析高線性度脈波寬度調變技術。一般在脈波寬度調變上分為兩種，其一為非置中型，另一個為置中型，如圖 2-1 所示。我們將針對這兩種脈波寬度調變在 MATLAB 上進行發射機系統模擬，找出一個符合 LTE 通訊規格的脈波寬度調變規格。. (a) 圖 2-1. (b) 脈波寬度調變 (a)非置中型(b)置中型. -10-.

(27) 表 2-1 是 LTE 系統在計算鄰近通道功率洩漏比(Adjacent Channel Leakage Power Ratio, ACLR)的計算規格，其示意圖如圖 2-2 所示。表 2-1. LTE(20M)系統對於 ACLR 的要求. LTE(20M) Signal Bandwidth. 18MHz. Measurement. ACLR1. ACLR2. ACLR3. Standard. <-33 dB. <-36 dB. <-30 dB. Adjacent channel centre offset. ±13 MHz. ±18 MHz. ±20 MHz. Noise bandwidth. 3.84MHz. 18MHz. 而鄰近通道功率洩漏比的計算方式為即是將雜訊頻帶所積出的有效功率，比上訊號頻帶上的有效功率，如式 2-10 所示。  rms ( Noise)  ACLR  20 log    rms ( Signal ) . (2-10). dB. LTE. ACLR2 ACLR1. ACLR1 ACLR2. E-UTRA ACLR -29. E-UTRA ACLR -9. 0. 9. -14.42-10.58 -19.42 -15.58. 圖 2-2. 29. Frequency (MHz). 10.58 14.42 15.58 19.42. LTE(20M)系統 ACLR 之示意圖. 發射機系統 MATLAB 模擬中，我們先將脈波寬度調變器，利用矩陣將波寬變化儲存起來，數位化後的 LTE 封包信號使用查表法將脈波對應輸出，接著與 LTE 相位信號混合，將調變後的 LTE 訊號繪出頻譜，並計算鄰近通道功率洩漏比，是否違反了 LTE 通訊規格。如圖 2-3 所示，在 MATLAB 的模擬下，針對不. -11-.

(28) 同位元數的脈波寬度調變器，隨著解析度的提高，調變雜訊對主頻帶的影響就越低，鄰近通道功率洩漏比越好，相反地，對於位元數的提高，卻會增加硬體電路實現上的難度，因此在種種考慮之下，本論文將設計六位元的脈波寬度調變器。不同位元的脈波寬度調變器模擬整理如表 2-2 所示。. 圖 2-3. 表 2-2. 不同位元之脈波寬度調變. 不同位元脈波寬度調變之鄰近通道功率洩漏比 ACLR3. ACLR2. ACLR1. ACLR1. ACLR2. ACLR3. Spec.(dB). -30. -36. -33. -33. -36. -30. 4-bit. -35.8448. -36.4796. -33.5158. -33.0201. -36.1833. -35.6618. 5-bit. -38.9890. -39.5860. -35.6934. -35.7443. -39.6072. -39.0254. 6-bit. -40.1585. -41.0483. -36.1660. -34.7868. -40.9471. -39.5044. 7-bit. -40.8049. -40.8049. -36.9608. -35.7461. -41.2804. -40.3306. 在臺大陳怡然教授與陳昭宏教授的著作中[5]，使用多相位脈波寬度調變器調. -12-.

(29) 變封包訊號，如圖 2-4 所示。封包訊號將經過脈波調變器調變，編碼出較少位元數之封包訊號，做為開關的控制訊號。極座標發射機之特色為使用封包消除復原技術，將 RF 訊號之封包從信號中抽離，再將封包調變減少其位元數，最後再將調變過後的封包還原到 RF 訊號中。分離器(Splitter)先將相位信號分離至數條路徑，而此路徑是否導通由封包的振幅大小決定，當封包信號越大時，開關開啟數目就越多，相位信號經由組合器(Combiner)累加所得到的信號就越大。反之信號越小時，組合起所累加到的信號就越小甚至為無。組合器所得到之類比信號因封包位元數較少關係，會呈現類似量化過之離散信號特性，因此後端須由一個帶通濾波器濾除雜訊使其可以通過通訊系統規範。. Envelope. Multi-Phase PWM PA. RF Phase. PA. Vn. V2. Splitter. Vout Combiner. PA. 圖 2-4. V1. 多相位脈波寬度調變器調變. 因此本論文採用圖 2-4 所示的極座標發射機架構，同樣六位元的脈波寬度調變，使用非置中以及置中脈波寬度調變，在操作頻率 92.16MHz 以及 1-phase 下進行系統模擬，如圖 2-5 所示。由於脈波寬度調變必會有諧波雜訊的現象，因此在圖中兩種的脈波寬度調變在 92.16MHz 處有第一諧波項。. -13-.

(30) Power Spectrum 10. Non-cen. Cen. LTE Mask. 0 -10. dB. -20 -30 -40 -50 -60 -2. 圖 2-5. -1.5. -1. -0.5. 0 Hz. 0.5. 1. 1.5. 2 x 10. 8. 1-phase 極座標發射機之非置中型與置中型脈波寬度調變(Span 400MHz). 如圖 2-6 所示，針對 LTE 通訊系統規格，非置中型的 ACLR1 及 ACLR2 皆未能通過規範，然而置中型可以通過規範。其整體比較表如表 2-3 所示。. Power Spectrum 10. Non-cen. Cen. LTE Mask. 0 -10. dB. -20 -30 -40 -50 -60 -3. 圖 2-6. -2. -1. 0 Hz. 1. 2. 3 x 10. 7. 1-phase 極座標發射機之非置中型與置中型脈波寬度調變(Span 60MHz). -14-.

(31) 表 2-3. 1-phase 極座標發射機之非置中型與置中型脈波寬度調變 ACLR3. ACLR2. ACLR1. ACLR1. ACLR2. ACLR3. Spec.(dB). -30. -36. -33. -33. -36. -30. Non-cen.. -33.1680. -32.4458. -30.9933. -30.5012. -32.5833. -33.0591. Cen.. -38.6387. -40.2097. -34.0921. -34.2388. -40.1781. -38.6704. 多相位脈波寬度調變如圖 2-7 所示，以 2-phase 為例，若操作頻率為 Fs_pwm，另一路相差了 180 度，在輸出系統等校上將有 2 倍 Fs_pwm 的效果[5]。. Fs_pwm. Fs_pwm 2*Fs_pwm. 圖 2-7. 多相位脈波寬度調變示意圖. 如圖 2-8 所示，為 2-phase 極座標發射機之非置中型與置中型脈波寬度調變，其第一諧波項將被消除，其調變後的諧波項出現在 2 倍的操作頻率 184.32MHz 處[5]。因此，使用多相位脈波寬度調變作為封包調變，可有效的降低諧波對主頻帶的影響，並能減緩後端帶通濾波器的設計規格。. -15-.

(32) Power Spectrum 10. Non-cen. Cen. LTE Mask. 0 -10. dB. -20 -30 -40 -50 -60 -2. 圖 2-8. -1.5. -1. -0.5. 0 Hz. 0.5. 1. 1.5. 2 x 10. 8. 2-phase 極座標發射機之非置中型與置中型脈波寬度調變(Span 400MHz). 同樣地，如圖 2-9 所示，置中型脈波寬度調變比非置中型來的有效，可通過 LTE 通訊規範。其整體比較表如表 2-4 所示。. Power Spectrum 10. Non-cen. Cen. LTE Mask. 0 -10. dB. -20 -30 -40 -50 -60 -3. 圖 2-9. -2. -1. 0 Hz. 1. 2. 3 x 10. 7. 2-phase 極座標發射機之非置中型與置中型脈波寬度調變(Span 60MHz). -16-.

(33) 表 2-4. 2-phase 極座標發射機之非置中型與置中型脈波寬度調變 ACLR3. ACLR2. ACLR1. ACLR1. ACLR2. ACLR3. Spec.(dB). -30. -36. -33. -33. -36. -30. Non-cen.. -33.9093. -33.1286. -31.3184. -31.0196. -33.0854. -33.8067. Cen.. -40.4219. -41.0220. -36.8388. -35.2076. -41.1507. -39.7995. 根據 1-phase 以及 2-phase 的系統模擬，可發現置中型脈波寬度調變比非置中型來的容易通過規範，因此我們針對置中型脈波寬度調變做 1-phase、2-phase 以及 4-phase 的系統模擬，如圖 2-10 所示。. Power Spectrum 10. 1-phase 2-phase 4-phase LTE Mask. 0 -10. dB. -20 -30 -40 -50 -60 -2. -1.5. -1. -0.5. 0 Hz. 0.5. 1. 1.5. 2 x 10. 8. 圖 2-10 1,2,4-phase 極座標發射機之置中型脈波寬度調變(Span 400MHz). 如圖 2-11 所示， 1-phase、2-phase 或者 4-phase 皆能通過 LTE 的規範，雖 4-phase 的調變系統，可將諧波項往外移至 4 倍操作頻率處，但付出的代價即是需要 4 組開關式功率放大器，讓整體發射機系統面積大增，且各個開關式功率放大器彼此之間是否匹配也是需要考慮的問題之ㄧ。其整體比較表如表 2-5 所示。. -17-.

(34) Power Spectrum 10. 1-phase 2-phase 4-phase LTE Mask. 0 -10. dB. -20 -30 -40 -50 -60 -3. -2. -1. 0 Hz. 1. 2. 3 x 10. 7. 圖 2-11 1,2,4-phase 極座標發射機之置中型脈波寬度調變(Span 60MHz). 表 2-5. 1,2,4-phase 極座標發射機之置中型脈波寬度調變 ACLR3. ACLR2. ACLR1. ACLR1. ACLR2. ACLR3. Spec.(dB). -30. -36. -33. -33. -36. -30. 1-phase. -38.8071. -40.8857. -33.9695. -34.2197. -40.8229. -38.9378. 2-phase. -40.2928. -42.3778. -35.2768. -36.3457. -42.4791. -40.8394. 4-phase. -41.2213. -43.2882. -36.2186. -37.1518. -43.2271. -41.7160. 2.3. 系統所需規格之評估在經過上述的系統模擬之後，我們評估此置中型脈波寬度調變器，需要多少. 位元，以及使用多少相位才可以滿足此 LTE 發射機封包調變的需求。另外，我們也可考慮其脈波寬度調變出現的機率比例為何，如圖 2-12 所示，在 LTE 封包信號下，可發現最窄和最寬的脈波出現的機率並不算太高。最後，本論文最後選用了 6 位元，2-phase 的發射機系統架構作為規格。接下來就是構思如何設計出 6 位元的高解析高線性置中型的脈波寬度調變器。. -18-.

(35) 圖 2-12 LTE(20M)系統封包信號比例分佈圖. -19-.

(36) 第三章. 延遲鎖定迴路設計. 為了實現上一個章節所提到的高解析置中型脈波寬度調變器，我們將利用延遲鎖定迴路的多相位輸出，組合出高解析的寬度變化。因此，在這個章節將簡單介紹基本的延遲鎖定迴路，以及其動作原理。另外，會探討目前文獻中的多相位延遲鎖定迴路的優缺點，是否適用於脈波寬度調變器，並加以改進。. 3.1. 典型的延遲鎖定迴路延遲鎖定迴路顧名思義就是延遲後再鎖定，其功能是追隨輸入時脈信號的相. 位，使輸出時脈信號與輸入時脈信號同步。典型的架構是以負回授系統組成的，其架構包含四個子電路，相位頻率偵測器(Phase and Frequency Detector, PFD)、電荷幫浦(Charge Pump, CP)、壓控延遲線(Voltage Controlled Delay Line, VCDL)、一階迴路濾波器(Loop Filter, LF)，如圖 3-1。. VCDL. Ref_clk. Vcdl_clk Vctrl. UP PFD. CP DN. 圖 3-1. 典型的延遲鎖定迴路. 基本工作原理是輸入一個參考時脈(Ref_clk)，分別輸入至壓控延遲線與相位頻率偵測器的一端，經過壓控延遲線輸出回授訊號(Vcdl_clk)，回授至相位頻率偵測器的另一端，由相位頻率偵測器比較參考時脈與回授訊號的相位差，當參考時. -20-.

(37) 脈領先回授訊號，相位偵測器會產生與其相位差值等寬度的 UP 控制信號，換言之，當參考時脈落後回授訊號，相位頻率偵測器會產生 DN 控制訊號。相位頻率偵測器將這些相位差值輸入至電荷幫浦，然後電荷幫浦將這些相位差轉成電流，對迴路濾波器進行充電(Charging)或是放電(Discharging)的動作，意即增加或是減少迴路濾波器上的電壓值，迴路濾波器亦可將在電荷幫浦上產生的高頻雜訊濾除掉，產生一個低雜訊的控制電壓(Vctrl)，這個控制電壓改變壓控制延遲線的延遲時間。當下一個週期參考時脈進入延遲線，因為不同的電壓造成不同的延遲時間，相位頻率偵測器就會偵測出新的相位誤差。不斷重複這個比較相位與改變電壓的動作，待參考時脈與輸出回授訊號之間具有相同的相位，此時延遲鎖定電路即視為鎖定，以上為延遲鎖定迴路的基本工作原理，其時序為圖 3-2 所示。. Ref_clk Vcdl_clk UP DN Vctrl Unlock 圖 3-2. lock. 典型延遲鎖定迴路的時序圖. 3.2. 延遲鎖定迴路基本子電路介紹. 3.2.1. 相位頻率偵測器. 常見的相位頻率偵測器，如圖 3-3 所示，由兩個可重置的 D 型正反器和一個 AND 邏輯閘所組成，而這兩個 D 型正反器的資料端 D 皆連接至邏輯“1”。一個 D 型正反器偵測參考時脈信號(Ref_clk)，另一個 D 型正反器則偵測回授信號 (Vcdl_clk)。當一端偵測到參考時脈的上升邊緣時，其輸出狀態會往右移動“state. -21-.

(38) II→state 0→state I”，當狀態為 state I 時，不管參考時脈的上升邊緣是否不斷的觸發 D 型正反器，其狀態也不會改變；反之，若這時偵測到回授信號有一個上升邊緣觸發了 D 型正反器，則狀態會往左移動“state I→state 0→state II”，同樣的，當狀態為 state II 時，任何的回授信號的上升邊緣都不會觸發正反器改變當時的狀態，如圖 3-4 所示。. D. Q rst Q. Ref_clk D. Vcdl_clk 圖 3-3. Vcdl_clk. Q. DN. rst Q. 相位頻率偵測器. Vcdl_clk. Ref_clk. UP=0 DN=1 state II Ref_clk. UP=0 DN=0 state 0 Vcdl_clk. 圖 3-4. UP. UP=1 DN=0 state I. Ref_clk. 相位頻率偵測器的三態狀態圖. 如圖 3-5 所示，當參考時脈與回授信號兩者頻率相同時，參考時脈領先回授信號，輸出 UP 與 DN 會產生一連串的脈衝信號，然而 UP 的脈衝寬度會較 DN 來的寬，兩者的寬度差異即為兩個時脈之間的相位差，輸出至後端的電荷幫浦會根據這相位差來調整延遲線的延遲時間；反之，參考時脈落後回授信號，UP 的脈衝寬度會較 DN 來的窄。因此，兩個信號的相位差可以被相位頻率偵測器偵測出來。. -22-.

(39) Ref_clk Vcdl_clk UP DN 圖 3-5. 參考時脈領先回授信號的時序圖. 如圖 3-6 所示，當參考時脈的頻率大於回授信號的頻率時，且參考時脈領先回授信號，其輸出信號 UP 與 DN 會產生脈衝信號，與圖 3-5 做比較，可明顯看出在 UP 處的時間變化較多。由此可知，當參考時脈頻率大於回授信號頻率時，在同樣的時間週期內，參考時脈的上升邊緣會比回授信號的上升邊緣來的多，根據上面介紹的三態狀態圖，此相位頻率偵測器會在 state 0 與 state I 之間轉換，大多數的時間會置於 state I，因此，當頻率差距越大，UP 停留在 state I 的時間也會增長；反之，當參考時脈的頻率小於回授信號的頻率時，相位頻率偵測器會在 state 0 與 state II 之間轉換，DN 停留在 state II 的時間也會增長。因此，兩個信號之間的頻率差距也可藉由相位頻率偵測器偵測出來。. Ref_clk Vcdl_clk UP DN 圖 3-6. 參考時脈的頻率大於回授信號的頻率. 相位頻率偵測器在運作時，其輸出信號 UP 與 DN 皆會產生脈衝信號，而這兩者會有重疊的區塊，如圖 3-7 所示，其原因是相位頻率偵測器中的 AND 邏輯閘和 D 型正反器要重置脈衝信號時，所造成的延遲。這個重疊區塊會影響一個相. -23-.

(40) 位頻率偵測器的好壞，稱為禁止區(Dead zone)。在禁止區內的相位誤差是沒有辦法被偵測出來的，因此禁止區希望越小越好。. Ref_clk Vcdl_clk UP DN 圖 3-7. 3.2.2. 相位頻率偵測器的禁止區. 電荷幫浦與迴路濾波器. 如圖 3-8 所示，為電荷幫浦與迴路濾波器的簡易示意圖。電荷幫浦包含了兩個控制開關，分別使電流源(ICP)對迴路濾波器進行充電與放電的動作。開關的動作由相位頻率偵測器來控制。當輸入參考時脈 Ref_clk 領先延遲線輸出回授信號 Vcdl_clk，相位頻率偵測器偵測出 UP 為高電位而 DN 為低電位。UP 將會使充電的開關短路，然而 DN 為低電位，故放電的開關開路，因此迴路濾波器上的電壓 Vctrl 會開始充電。反之，輸入參考時脈 Ref_clk 落後延遲線輸出回授信號 Vcdl_clk，相位頻率偵測器偵測出 UP 為低電位而 DN 為高電位。因此 UP 為低電位將會使充電的開關維持開路，而 DN 使放電的開關短路，迴路濾波器上的電壓 Vctrl 會開始放電。待參考時脈 Ref_clk 與回授信號 Vcdl_clk 同步時，相位頻率偵測器的輸出 UP 和 DN 都為低電位，充放電開關皆保持開路，迴路濾波器上的電壓 Vctrl 不再有電流進出，因此維持一定值。. -24-.

(41) VDD. UP. Ref_clk Vcdl_clk. ICP. Vctrl ICP. PFD DN. 圖 3-8. UP DN. ICP. Vctrl. 電荷幫浦與迴路濾波器之方塊圖. 主要設計電荷幫浦的重點就是要匹配充電和放電的電流，電荷幫浦要對迴路濾波器作充放電的動作，造成不同的控制電壓去改變延遲線的延遲時間，因此電流不匹配會令延遲線的延遲時間產生誤差，造成追鎖失敗。. 3.2.3. 壓控延遲線. 在目前超大型積體電路系統中，時脈信號處理或者相位調變的電路是必須的，常見的是鎖相迴路和延遲鎖定迴路，而延遲元件已廣泛地使用在上述兩個電路之中。在延遲鎖定迴路中，最重要的子電路為壓控延遲線，原因就是其關係著整體延遲鎖定迴路的穩定性，並且影響輸出時脈的好壞。傳統的壓控延遲線是由許多個延遲元件(Delay cell)串接而成的系統，如圖 3-9 所示，是一個開迴路系統，不像鎖相迴路中的壓控震盪器是閉迴路系統，會自我震盪產生時脈。當延遲鎖定迴路鎖定時，其控制電壓 Vctrl 為固定的，因此理想上每個延遲元件的延遲時間是等同的，並且整體壓控延遲線的延遲時間應為一個參考時脈週期。然而串接越多的延遲元件雖可得越大的操作範圍，但也增長了本身壓控延遲線的最小延遲時間。. -25-.

(42) Ref_clk. Vcdl_clk. Vctrl 圖 3-9. 壓控延遲線之示意圖. 3.2.3.1 RC 時間常數之延遲元件基本的 RC 時間常數之延遲元件[35]，如圖 3-10 所示，可串接偶數個達成壓控延遲線。其中使用電晶體 M1 作為電阻，另外在電晶體 M1 的一端串接一個電晶體電容 M2。控制電壓 Vctrl 調整電晶體 M1 的等校電阻，控制充放電電流流到電晶體 M2，較大的控制電壓 Vctrl 讓電晶體 M1 的等校電阻變小，使得輸出端有效電容上升，產生一個較長的延遲時間。. out Ref_clk. in Vctrl. Vcdl_clk. M1 M2. 圖 3-10 RC 時間常數之延遲元件. 3.2.3.2 可變電容式之延遲元件在設計一個壓控制延遲線時，需注意時脈信號經過一連串的延遲元件，時脈信號的工作週期(Duty Cycle)可能會因此失真或驅動能力不足而消失於延遲線中。然而，可變電容式之延遲元件[36]卻具有一個高對稱的性質。如圖 3-11 所示，由反相器(Inverter)，連接一個電壓控制電容器，當時脈信號進入延遲元件，由正緣追隨負緣時，正緣觸發傳送過延遲元件，反之，當負緣追隨正緣時，負緣觸發傳送過延遲元件，兩者都是藉由很多個正緣觸發加上負緣觸. -26-.

(43) 發之延遲時間被延遲的。因此延遲的時間幾乎是相同的，可幫助保留時脈訊號的工作週期給需相對長的延遲時間之電壓控制延遲線使用。. Ref_clk. Vcdl_clk. Vctrl 圖 3-11 可變電容式之延遲元件. 3.2.3.3 餓電流(Current-starved)控制之延遲元件餓電流控制延遲元件[21]是由上注和下注電流源跟反相器建構而成的，如圖 3-12 所示，控制電壓 Vctrl 調節下注電流源的電晶體 M2，並透過電流鏡改變上注電流源的電晶體 M1，較大的控制電壓可產生較大的上注與下注電流，得到較短的延遲時間；反之，較小的控制電壓產生較小的上注與下注電流，得到較長的延遲時間。後級的反相器主要是為了改善輸出時脈的上升時間與下降時間，得到驅動力較好的輸出的波型。. M1. out Ref_clk. in. Vcdl_clk. Vctrl M2. Vctrl 圖 3-12 餓電流控制之延遲元件. 3.2.3.4 差動對稱性負載之延遲元件. -27-.

(44) 差動對稱性負載之延遲元件[37]，如圖 3-13 所示，包含電阻性負載，稱為對稱性負載的源級耦合對，對稱性負載由一個二極體連接的電晶體 PMOS 並聯一樣的電晶體 PMOS，電晶體 PMOS 的偏壓 Vb 受控於控制電壓 Vctrl。因為控制電壓將會調整負載元件的有效電阻，所以延遲元件的延遲時間也將會隨著控制電壓改變。. outin+. Vb. out+ in-. Vctrl 圖 3-13 差動對稱性負載之延遲元件. 3.3. 鎖定範圍在追鎖的過程中，壓控延遲線的延遲時間(Tvcdl)會限制鎖定範圍，其壓控延遲. 線最小的延遲時間為 Tvcdl_min 而最大的延遲時間為 Tvcdl_max。對於不同的參考時脈週期(Tclk)，若壓控延遲線設計不當，將有諧波鎖定(Harmonic Locking)與阻塞鎖定 (Stuck Locking)兩種錯誤鎖定(False Locking)的情形發生。為了避免錯誤鎖定，因此延遲鎖定迴路的鎖定範圍必須滿足下列不等式:. Tvcdl _ min  Tclk  Tvcdl _ max. (3-1). 0.5Tclk  Tvcdl_min  Tclk. (3-2). Tclk  Tvcdl_max  1.5Tclk. (3-3). -28-.

(45) 根據不等式(2-1)至(2-3)，我們可以歸納出延遲鎖定迴路可以正確鎖定的範圍:. Max(Tvcdl_min, 2 / 3  Tvcdl_max )  Tclk  Min(Tvcdl_max, 2  Tvcdl_min ). (3-4). 因此若遵守此原則，就不會發生諧波鎖定或是阻塞鎖定的問題，如圖 3-14 所示，但是如果壓控制延遲線受到製程變異、溫度變化或者供應電壓干擾等影響，也會使得電路發生鎖定錯誤的情形，因此在設計上需要特別去注意。. 0.5Tclk. 1.5Tclk. Ref_clk Vcdl_clk. Tclk. (Tvcdl_min). Vcdl_clk (Tvcdl_max) Locking Range. 圖 3-14 鎖定範圍. 3.3.1. 諧波鎖定. 相位頻率偵測器雖然可偵測輸入參考時脈 Ref_clk 與輸出回授信號 Vcdl_clk 彼此的相位差，卻不能偵測出輸出回授信號 Vcdl_clk 是否落後輸入參考時脈 Ref_clk 整整一個週期，當輸出回授信號 Vcdl_clk 超出上述的鎖定範圍，輸出回授信號 Vcdl_clk 的第一個上升邊緣落後輸入參考時脈 1.5 個週期，那麼就會出現諧波鎖定錯誤。雖然電路也是可以鎖定，但應用於多相位時脈產生時，卻會是錯誤的鎖定。如圖 3-15 所示，為四級相位輸出的正確延遲鎖定圖，輸出回授信號 Vcdl_clk 的第一個上升邊緣落於鎖定範圍內，其成功鎖定後，其整體的延遲時間為一個參. -29-.

(46) 考時脈週期。若當輸出回授信號 Vcdl_clk 第一個上升邊緣落於 1.5 個參考時脈週期之外，如圖 3-16 所示，鎖定後，其延遲線延遲時間為二個參考時脈週期，即視為諧波鎖定。若用在系統電路中的時脈產生，這樣錯誤的時脈，可能會造成系統電路不能正常動作，因此，在設計延遲鎖定迴路時，必須注意諧波鎖定錯誤的發生。 0.5Tclk. 1.5Tclk. Ref_clk Φ1 Φ2 Φ3 Vcdl_clk 圖 3-15 四級延遲線正確鎖定圖. 0.5Tclk. 1.5Tclk. Ref_clk Φ1 Φ2 Φ3 Vcdl_clk 圖 3-16 諧波鎖定. 3.3.1. 阻塞鎖定. 另一種錯誤鎖定則為阻塞鎖定，如圖 3-17 所示，此情形是發生在延遲線最大的延遲時間 Tvcdl_max 扔然小於 0.5 倍的參考時脈週期，然而此時的相位頻率偵測器會偵測出輸出回授信號 Vcdl_clk 落後參考時脈 Ref_clk，並減少壓控延遲線的延. -30-.

(47) 遲，然而壓控延遲線的延遲不可能有零延遲的情形，輸出回授信號 Vcdl_clk 的第一個上升邊緣永遠不可能與參考時脈同步，延遲鎖定迴路就會阻塞在這狀態，因此視為阻塞鎖定。 0.5Tclk. 1.5Tclk. Ref_clk Φ1 Φ2 Φ3 Vcdl_clk 圖 3-17 阻塞鎖定. 3.4. 系統穩定性分析典型的鎖相迴路(Phase-Locked Loop, PLL)最少具有二階的轉移函數，與鎖相. 迴路不同，傳統的類比式延遲鎖定迴路為一階的轉移函數，因此必然具有穩定的特性，而且使用較小的電容作為迴路濾波器，減少整體晶片面積的製作。針對系統的穩定性分析，其小訊號模型，如圖 3-18 所示。DI 表示輸入信號，DO 代表輸出信號。因為相位頻率偵測器是比較輸入信號和輸出信號的相位差，在數學模型中可視為一個加減法器，然而電荷幫浦將兩者相位差轉化成有關係的電流 ICP。迴路濾波器則視為一個積分器，將電荷幫浦的電流 ICP 積分成壓控延遲線的控制電壓 Vctrl，然而壓控延遲線的增益為 KVCDL，而這增益我們可視為控制電壓 Vctrl 與相位差之間的比例。. -31-.

(48) DI(s). + PFD. Σ. –. I CP Tref. 1 sC. CP. LPF. Vctrl. KVCDL. DO(s). VCDL. 圖 3-18 傳統延遲鎖定迴路線性模型. 根據圖 3-18，可得知開迴路的轉移函數如下：. DO ( s ) I CP  KVCDL  DI ( s ) Tref  sC. (3-5). 當延遲鎖定迴路在穩定的狀態時，從輸入到輸出的閉迴路轉移函數如下：. DO ( s)  DI ( s). 1 1. Tref  sC. . I CP  KVCDL. 1 1. s. n. (3-6). 在閉迴路轉移函數中，ωn 是表示其系統的迴路頻寬(Loop Bandwidth)，表示如下：. n . I CP  KVCDL Tref  C. (3-7). 現實生活中，雜訊無所不在。因此，將考慮雜訊對系統電路的影響，假設輸入端有一個輸入雜訊 NI 時，如圖 3-19 所示。. -32-.

(49) NI(s). DI(s). + PFD. Σ. + –. I CP Tref. 1 sC. CP. LPF. Vctrl. KVCDL. DO(s). VCDL. 圖 3-19 具有輸入雜訊的延遲鎖定迴路其輸入雜訊對輸出信號的轉移函數可表示為:. DO ( s ) n 1   N I (s) 1  s s  n. (3-11). n. 輸入雜訊對輸出信號的轉移函數，轉化為波德圖，如圖 3-20 所示，可發現為一個低通濾波器的特徵，由此可知，若我們希望消除輸入雜訊對於輸出信號的抖動(jitter)表現，在設計迴路頻寬時，應選擇越小的迴路頻寬。. dB 0 ωn. ω. 圖 3-20 輸入雜訊的雜訊轉移函數. 另外一方面，若假設雜訊來自於壓控延遲線，電源與基板視為主要的雜訊來源 NS，如圖 3-21 所示。. -33-.

(50) NS(s). DI(s). + PFD. Σ. –. I CP Tref. 1 sC. CP. LPF. Vctrl. + KVCDL. Σ. DO(s). VCDL. 圖 3-21 具有電源與基板雜訊的延遲鎖定迴路. 其電源與基板雜訊對輸出信號的轉移函數可表示為:. DO ( s ) 1 s   N S ( s ) 1  n s  n s. (3-12). 電源與基板雜訊對輸出信號的轉移函數，轉化為波德圖，如圖 3-22 所示，明顯可發現為一個高通濾波器的特性，因此，若我們希望抑制電源與基板雜訊對輸出信號抖動的影響，在設計迴路頻寬上應盡可能的越大。. dB 0 ωn. ω. 圖 3-22 電源與基板雜訊的雜訊轉移函數. 根據上面的雜訊分析，可得到一個結論，就是依照雜訊來源的不同，在選擇迴路頻寬上應該謹慎的評估，否則會造成輸出信號有不好的抖動表現。然而迴路頻寬的大小也會影響鎖定的時間，如果具有較寬的迴路頻寬，整個延遲鎖定迴路可以達到快速鎖定的效果，也就是鎖定時間較短，換句話說，若鎖定時間較長，. -34-.

(51) 則可視為其迴路頻寬較窄。所以我們必須設計一個最適合的迴路頻寬去符合整個系統規格，討論迴路頻寬如下：. n K I  VCDL CP  N REF 2  C. (3-8). 其中，ωref 為參考頻率. REF . 2 Tref. (3-9). 根據公式(3-8)得知，迴路頻寬和輸入參考頻率可表示為一個比例值 N，這個比例值可作為設計迴路頻寬的指標，在考慮種種因素下，[38]提出如公式(3-10) 的準則，而這比例值 N 可低於 1/10。因此根據固定的比例值，然後在固定電荷幫浦的電流(ICP)和壓控延遲線增益(KVCDL)，就可計算出迴路濾波器的電容值。. n K I 1  VCDL CP  REF 2  C 10. (3-10). 迴路頻寬的參考值，可作為我們在設計延遲鎖定迴路的指標，然而也必須考慮上述的一些狀況，如頻寬需求，鎖定時間和輸出抖動量，但是在設計電路時，佈局面積考量、電容的變異程度這些需求，也是會影響迴路頻寬的因素，必要時要在這幾項特性中取捨，找到適合系統規格的需求。. 3.5. 多相位延遲鎖定迴路在延遲鎖定迴路中，延遲線扮演著不可或缺的腳色，如圖 3-23 所示，為一個. -35-.

(52) 常見的壓控延遲線，串接 N 級延遲元件組成。因此在延遲線中，利用這些多相位輸出，可運用在頻率合成器、時脈資料回復電路[21]-[23]，來增加延遲鎖定迴路的可操作頻率範圍，或者利用多相位時脈來同步記憶體電路的時序。. Φ1. Φ2. ΦN-1 ΦN. Ref_clk Vctrl 圖 3-23 傳統壓控延遲線. 在延遲元件的延遲時間(TD)中，包含兩個部份的延遲時間，其中一個是本質上的延遲時間(Tint)[26]，另一個則為可調整的延遲時間(Tvar)，如公式(3-11)，若有 N 級元件組成延遲線，總延遲時間(Ttot)則為公式(3-12)。. TD  Tint  Tvar. (3-11). Ttot  N  (Tint  Tvar ). (3-12). 為了預防錯誤鎖定，延遲線必須滿足公式(3-13)與公式(3-14)的準則，可以看出延遲元件的多寡會直接影響其延遲鎖定迴路的可操作範圍，若 N 值越大，則其本質上的延遲時間也會倍增。. 0.5Tclk  Ttot, min (= N  Tint )  Tclk. (3-13). Tclk  Ttot, max  1.5Tclk. (3-14). -36-.

(53) 隨著科技的進步，高速系統電路的需求也變得嚴苛且複雜，需要更多高解析的相位時脈來處理同步或者取樣，然而對於設計延遲線來說，最直接的作法就是串接所需要的元件個數，然而這樣的作法會因為佈局的不對稱性與寄生效應，導致輸出相位誤差，須額外加入相位校正電路來校正誤差，因此如何減少串接延遲元件的個數卻達到多相位的輸出，也是值得深入去探討的問題。因此[28]提出一個延遲鎖定迴路陣列，如圖 3-24 所示，利用多組延遲鎖定迴路來達到高解析度的多相位輸出。. PFD. Ref_clk. Vctrl2. Sub-VCDL1. PFD UP CP. Main VCDL. DN. CP. Sub-VCDL2. Vctrl Sub-VCDLn 圖 3-24 延遲鎖定迴路陣列[28]. 待主延遲線(Main VCDL)鎖定時，使得主延遲線上的相位輸出具有固定的相位差，接著這些相位在輸入至下一級子延遲線(sub-VCDL)，由控制電壓(Vctrl2) 來控制子延遲線提供更精細的輸出，其輸出相位可表示如下:.  ( x, y) . 2 2 x y N M. -37-. (3-15).

(54) 其中假設主延遲線有 N 級延遲元件，子延遲線有 M 級延遲元件，而 x 與 y 分別為其中一個延遲元件。. 雖然[28]可提供高解析的多相位輸出，但付出的代價是需要多組的延遲鎖定迴路，功率消耗以及佈局面積反而大大提升。. 為了減少所使用的延遲鎖定迴路組數， [29] 提出了使用兩組多工器 (Multiplexer, MUX)代替多餘的延遲鎖定迴路，如圖 3-25 所示。待第一級延遲鎖定迴路鎖定後，控制訊號(sel1)會透過多工器選擇其中一個相位輸入至第二級延遲鎖定迴路，同樣地，待第二級延遲鎖定迴路鎖定後，控制訊號(sel2)再透過多工器選擇其中一個作為輸出，其輸出相位也可表示如公式(3-15)。. Ref_clk Out_clk PFD. CP. DN2 MUX. UP2. CP2. Vctrl. VCDL2. UP. VCDL1. DN. PFD2. MUX. Vctrl2. sel1. sel2. 圖 3-25 多相位時脈產生器[29]. 雖然這架構成功的減少了延遲元件的組數，但是它的缺點是需要兩倍的延遲. -38-.

(55) 時間，意思是若控制訊號改變，還需等待兩組延遲鎖定迴路重新鎖定。另外，雖然它可提供高解析的相位輸出，卻沒有辦法同時間提供所有的相位，因此不適用於一些即時系統電路中，如脈波寬度調變器。. 另外，[30]提出了一個全數位週期控制延遲鎖定迴路，主要使用了週期控制的延遲單元(Cycle-Controlled Delay Unit, CCDU)，如圖 3-26 所示。一般的數位延遲線內包含多組的粗調延遲單元(Coarse Delay Unit, CDU)，以及多組的細調延遲單元(Fine Delay Unit, FDU)，為了減少過多的元件，改良了粗調延遲單元為週期控制延遲單元，透過開關控制，使得訊號不斷地在週期控制延遲單元內傳遞，造成延遲時間累加，等到其延遲時間接近參考時脈週期，把週期控制延遲單元的回路開關斷開，達到粗調的效果，接著輸入至後級的延遲單元，進行更精細的相位比較，直到偵測鎖定為止。雖然週期控制延遲單元是減少延遲元件的好方法，但在這架構下還是沒有辦法多相位的輸出，因此也沒有辦法運用至我們預設計的脈波寬度調變器中。. control L[L-1:0] M[M-1:0]. Two-step SAR controllor. Ref. CDU. CDU. FDU. Vcdl. CCDU control. L[L-1:0]. M[M-1:0]. 圖 3-26 全數位週期控制延遲鎖定迴路[30]. 透過上述的分析與討論，我們將針對 6 位元的置中型脈波寬度調變器，設計出適用的多相位延遲鎖定迴路，其設計流程以及模擬結果將呈現於第四章。. -39-.

(56) 第四章. 延遲鎖定迴路建構脈波寬度調變. 針對 N 位元置中型變化的脈波寬度調變，所需要 N+1 位元個相位來組合置中脈波變化。為了設計出適用於封包調變的 6 位元高解析置中型脈波寬度調變器，需要 128 個精準的相位，因此使用延遲鎖定迴路來提供這些相位輸出。在上個章節最後有提到目前文獻上幾個方法是用來減少延遲元件的個數，然後達到多相位輸出，然而這些方法不是需要兩倍的延遲時間，就是不能同時間地輸出所有的相位，亦或需要多組的延遲鎖定迴路。因此在這章節我們將介紹本論文所提出的延遲鎖定迴路建構脈波寬度調變，如圖 4-1 所示，以 TSMC CMOS 90nm 1P9M 製程實現。. Ref_clk. DLL 8. LTE envelope 6. PWM. PWM_out 圖 4-1. 4.1. 延遲鎖定迴路建構脈波寬度調變器. 使用循環式壓控延遲線之多相位延遲鎖定迴路如圖 4-2 所示，為本論文所提出的多相位延遲鎖定迴路，其組成電路分別有. 開關控制以及脈衝產生器(Switch Controller and Pulse Generator, SW cont. & PG)，相位頻率偵測器(Phase and Frequency Detector, PFD)，電荷幫浦(Charge Pump, CP)，鎖定偵測器(Lock Detector, LD)，可調式穩壓器(Voltage Regulator, VR)，以及主要的循環式壓控延遲線(Cyclic Voltage-Controlled Delay Line, Cyclic VCDL)。. -40-.