鎖定偵測器

為了節省不必要的功率消耗，鎖定偵測器將被用來產生一個控制信號 LD，

來斷開不必要的電路供應電壓源以及通知脈波寬度調變迴路進行調變，如圖 4-13 所示。圖中輸入信號 vin_{2_pfd}是被用來與參考脈衝信號 vin₁同步的。當第 128 相位 信號由第八級延遲元件產生後，一個開關將會傳遞這個相位至鎖定偵測器的輸入 端 B。兩個 D 型正反器配合一個固定時間差的緩衝器，製造出一個偵測視窗 T，

當輸入信號 vin2_pfd座落在這視窗中時，則判斷鎖定，如圖 4-14 所示。

Q

VddT

號 sel 之後將由外部來控制。然而電阻串上的可調式電壓 Vdd_T由外部調整，目的

Ref_clk Div2 Delay PG

in

out

圖 4-17 脈衝產生器

div2 Ref_clk

d_div2 out₁ vin₁ out2

vin₂ LD

圖 4-18 開關控制以及脈衝產生器之時序圖

4.2 脈波寬度調變迴路

本論文所設計之脈波寬度調變迴路[34]，如圖 4-19 所示，其組成架構有三位 元的上下數計數器(UP/DN Counter)，兩組八對一的多工器(Multiplexer, MUX)，數 位比較器(Digital Comparator)，和邊緣合成器(Edge Combiner)。

DLL

8-to-1 MUX 8-to-1 MUX

3-bit UP/DN counter

Digital Comparator Data select Data select

Edge

相位 D₁至 D₈。透過解碼器將六位元 LTE 封包信號之最低三位元 LTE[2:0]解碼產

rstQ cnt[0] cnt[1] cnt[2]

圖 4-22 三位元上下數計數器

4.2.1.3 數位比較器

本論文所設計之數位比較器如圖 4-23 所示，主要輸入信號為六位元 LTE 封 包信號之最高三位元 LTE[5:3]以及前級三位元上下數計數器的輸出碼 cnt[2:0]，

兩者做比較，相等則輸出端點 c 為 1，接下來會藉由數位控制信號 UP/DN 分成是

rstQ

4.3 靜電放電防護設計(Electrostatic Discharge, ESD)

為了避免晶片在生產過程中被靜電放電擊穿電路，因此一般在晶片內部皆有

製作防止靜電放電防護電路。如圖 4-25 所示，為本論文中所使用的兩種基本防護

Power Line Vdd-to-Vss

Clamp Circuit

流可由 N 型二極體旁通掉，不會流入晶片內部。

因此在針對晶片的輸入端，可加入 P 型二極體和 N 型二極體來作為簡易的靜 電放電防護電路。

Input Pad

Vdd

Vss

Internal Circuit pdio

ndio

圖 4-26 二極體防護電路

4.3.1.2 電源箝制電路

一般正常電源開機的狀態，從低電位至穩定的高電位，其上升時間約為 1ms。

然而靜電放電的狀況是突然有一個瞬間大電壓，其上升時間約為 5ns 至 15ns。

晶片在遭受靜電放電時常會發生靜電電壓轉而跨在 Vdd 與 Vss 電源線之間，

為了箝制這過高的電壓跨在 Vdd 與 Vss 電源線之間，一個簡易的防護設計如圖 4-27 所示。

一個靜電放電偵測電路被加入，用來控制電晶體 M1 的閘極。當有靜電放電 電壓出現跨接在 Vdd 與 Vss 電源線上時，由於偵測電路的 X 端點跟隨不上靜電 放電電壓，因此一直為低電位的狀態，經過反向器送出一正電壓把電晶體 M1 元 件導通來旁通掉靜電放電電流。然而一般正常的電源開機狀態，其上升時間較為 緩慢，偵測電路的 X 端點跟隨的上電源開機，為高電位的狀態，經過反向器送出 一個低電壓，關閉電晶體 M1，沒有額外的放電電流需要旁通掉。

電源箝制電路能把跨在 Vdd 與 Vss 之間的靜電放電電壓有效地被箝制住，不 會再造成晶片內部電路因靜電放電而出現異常損壞的現象。

Vdd

Vss X M1

圖 4-27 電源箝制電路

另外，一般設計晶片時，會有多組供應電源的需求，因此在電源箝制電路上 的配置如圖 4-28 所示。Vdde 與 Vsse 分別為靜電放電的供應電源，供應晶片上所 有靜電放電的防護電路。假設有一個類比供應電源 Vdda，應配合一個防護電源 Vsse；同樣地，類比供應電源 Vssa，則配合防護電源 Vdde。在這些供應電源中，

皆加入了電源箝制電路，避免放電現象發生。

Vdde

Vsse

Power line

Clamp Circuit

Power line

Vdde

Vssa

To Core Power line

Clamp Circuit Vdda

Vsse

To Core

Power line Clamp

Circuit

圖 4-28 電源箝制電路配置示意圖

4.4 模擬結果和晶片佈局圖

在延遲鎖定迴路中，最重要的一個環節就是壓控延遲線，延遲線必須操作在 可鎖定的範圍內，不然就會追鎖失敗，因此在電路模擬中，考慮了製程變異的影 響。如圖 4-29 所示，在不同的製程環境下，皆有一個對應的控制電壓使得延遲線 操作在預鎖定頻率 92.16MHz，等校週期為 10.85ns。

圖 4-29 壓控延遲線之製程變異模擬圖

在偵測鎖定後，相位頻率偵測器和電荷幫浦會關閉，此時延遲線上的電壓會

Delay Time (ns)

TT

圖 4-31 可調式穩壓器操作範圍之放大圖

如圖 4-32 所示，為本論文之追鎖過程圖。在追鎖的過程中，為了預防錯誤鎖 定，因此我們設計了兩個週期追鎖一次，當偵測鎖定時，可調式穩壓器也會提供 一個穩定的電壓值，整體延遲線會產生 128 個相位輸出，並且控制信號 LD 會通 知後端的脈波寬度調變開始運作。如圖 4-33 所示，為 128 個相位輸出圖。

D

₁

~D

₈

Vc

LD

Voltage Regulator

Time(ns) 50

0 100 150 200 250 300 350 400 450 500 550 600 650

圖 4-32 追鎖過程圖

D

1

我們利用差動非線性誤差(Differential Non-Linearity, DNL)，和積分非線性誤 差(Integral Non-Linearity, INL)來表現 128 個相位之間的線性關係。如公式(4-1)至 公式(4-4)所示，先將彼此的相位差關係定義出，接著找出平均值，利用這平均值

圖 4-34 128 個相位之 DNL

圖 4-35 128 個相位之 INL

如圖 4-36 所示，為本論文之時脈抖動模擬結果圖，是由第一個延遲元件 D₁ 的相位輸出所相疊 2000 次模擬出來的結果。最後針對本論文提出之多相位延遲 鎖定迴路做一個統整，如表 4-1 所示。

Time(ps)

Parameters Value

Technology 90 nm 1P9M CMOS Supply Voltage 1.2 V

Input Clock Frequency 92.16 MHz Locked Time < 500 ns Number of Output Phases 128

DNL(LSB) -0.05~0.06 LSB INL(LSB) -0.06~0.07 LSB Peak-Peak jitter 3.97 ps @ 92.16 MHz

RMS jitter 611.22 fs @ 92.16 MHz Power Consumption 9.2 mW @ 92.16 MHz

由前級多相位鎖定迴路提供 128 個相位，此時我們輸入 6 位元數位信號 000000b 至 111111b，模擬 64 種脈波寬度變化輸出，模擬結果如圖 4-37 所示。

圖 4-37 64 種寬度變化模擬結果圖

根據圖 4-37 的波寬變化，我們可以整理出如圖 4-38 所示的波寬線性圖，由 圖可知可程式電壓控制器之控制信號 sel 可影響輸出波寬的大小，是由於延遲線 上的控制電壓 Vc 的改變，造成不同的延遲時間。

圖 4-38 輸入信號與波寬變化之線性圖

0 5 10 15 20 25 30 35 40 45 50 55 60 0

10 20 30 40 50 60 70 80 90 100

Input Code

Duty Cycle (%)

VddT=1.2V, sel=0 VddT=1.2V, sel=1

如圖 4-39 所示，可知可程式電壓控制器之可調式電壓 Vdd_T也可影響輸出波

Duty Cycle (%)

VddT=1.22V, sel=0 Vdd_T=1.22V, sel=1 VddT=1.2V, sel=0

圖 4-40 脈衝寬度調變之 DNL(pre-sim)

圖 4-41 脈衝寬度調變之 INL(pre-sim)

圖 4-42 脈衝寬度調變之 DNL(post-sim)

圖 4-43 脈衝寬度調變之 INL(post-sim)

表 4-2 為本論文提出之脈波寬度調變器做一個統整。使用的製程為台積電 90 奈米 CMOS，供應電壓為 1.2V，操作頻率為 92.16MHz，輸出波形有 64 種，型式 為置中型。

表 4-2 延遲鎖定迴路建構之脈波寬度調變器規格表

Parameter Spec. Pre-Sim Post-Sim

Process 90nm 1P9M CMOS

Power Supply 1.2 V

Operation Frequency 92.16 MHz Number of Pulse-width 64

Type Centered

DNL(LSB) -0.5 ~ +0.5 +0.3 / -0.2 +0.25 / -0.2 INL(LSB) -1 ~ +1 +0.3 / -0.8 +0.4/ -0.7 Power Consumption 15.38mW

Chip Area 1.072×1.027 (mm²)

如圖 4-44 所示為本論文之晶片佈局圖，區分為延遲鎖定迴路、脈波寬度調變 迴路、暫存器和輸出緩衝器四個部份。設計暫存器是為了使六位元數位訊號與延 遲鎖定迴路的參考時脈同步所設計的。輸出緩衝器獨立設計是為了希望能夠有較 乾淨的輸出信號。

DLL PWM

REG

OB

圖 4-44 延遲鎖定迴路建構脈波寬度調變器之佈局圖

第五章 延遲鎖定迴路建構脈波寬度調變器之量測

在本章中，我們將本論文針對所提出的延遲鎖定迴路建構之脈波寬度調變器 進行量測，配合台大海工所林后鍾所設計之 FPGA 驗證板，輸入測試的六位元數 位信號，並由安捷倫示波器量測輸出的脈波寬度調變信號，並探討其線性度。

5.1 元件前置準備

由於我們晶片設計使用台積電 90 奈米製程製作，其供應電壓為 1.2V，因此 在元件選擇上我們採用德州儀器(Texas Instruments, TI)的低壓差線性穩壓器(Low Dropout Regulator, LDO)，其型號為 TPS73101，如圖 5-1 所示。線性穩壓器的輸 入電壓範圍為 1.7V 至 5.5V，可調整輸出電壓範圍 1.2V 至 5.5V。

(a) (b)

圖 5-1 低壓差線性穩壓器

六位元數位輸入信號來自於台大海工所林后鍾所設計之 FPGA 驗證板，需要 一個高速連接器橋接 FPGA 驗證板和本論文所設計之測試板，本論文選用 samtec 的高速連接器，其型號為 LSS-120-01-L-DV-A，如圖 5-2 所示。高速連接器其最 大傳輸速度可高至 9GHz/18Gbps，本論文中資料傳輸速度為 92.16MHz。

(a) (b) 圖 5-2 高速連接器

在晶片設計上，我們設計了啟始控制信號 start 以及可程式電壓控制器的控制 信號 sel，在考慮 FPGA 驗證板與本論文所設計的測試板結合時，會有物理結構 上的高度限制，大顆的開關不適宜裝置在測試板上，因此選用了達立科技股份有 限公司的滑動開關(Slide Switch)，其型號為 SS-B90N，如圖 5-3 所示。

(a) (b)

圖 5-3 滑動開關

由於本論文設計的脈波寬度調變器的輸出解析度很高，為了希望能夠量測到 最 小 輸 出 波 形 ， 本 論 文 選 用 了 Picoprobe 的 高 頻 探 針 ， 其 型 號 為 40A-GSG-100-DP，如圖 5-4 所示。操作範圍為 DC 至 40GHz，型式為 GSG，針 距為100μm，負載為 0.02pF。

(a) (b) (c) 圖 5-4 高頻探針

由於本論文考慮到要進行探針台量測，在高頻探針探測信號時，測試板有可 能會在探針台上滑動，造成高頻探針損壞，因此本論文使用台大電子所陳怡然老 師提供的治具，如圖 5-5 所示。其大小為 10.5×10.5cm²，螺距分為 6.5cm、5.5cm 和 4.5cm。在設計測試板時，螺距與螺絲孔洞大小應一併考慮。

圖 5-5 治具

如圖 5-6 所示，為本論文所使用之 FPGA 驗證板，由台大海工所林后鍾設計，

本論文將不會探討其 FPGA 驗證板的設計原理和理論。本論文輸入六位元數位信 號和參考時脈信號將由它提供，其 FPGA 驗證板最快操作頻率為 250MHz，部份 功能介紹如下：

1.可調式供應電壓 3.3V、2.5V、1.8V 和 1.2V

2.外部輸入參考時脈 3.FPGA 驗證板之電源 4.FPGA 驗證板之燒錄端口

1

2 3

4

圖 5-6 FPGA 驗證板

5.2 測試板之設計

在設計測試板(Printed Circuit Board, PCB)前時，應考慮到其晶片打線情形，

如圖 5-7 所示，詢問打線公司是否會板子佈局會造成打線短路。本論文的晶片配 置為上下邊和左邊皆為電源輸入以及數位信號輸入，右邊則為輸出方向。

圖 5-7 預計打線圖

如圖 5-8 所示，為本論文所設計測試板，大小為 9.1cm×7cm，主要分為四個 區塊，分別為輸出緩衝器(Output Buffer, OB)，延遲線(Delay Line, DL)，類比區塊 (Analog)，數位區塊(Digital)。部份元件區塊如下：

1.晶片放置

2.高速連接器(2 個)

3.低壓差線性穩壓器(11 個) 4.滑動開關(2 個)

在電源進入晶片時，我們預留了可焊接 0603 和 0402 的貼面式電容(Surface Mounted Devices, SMD)的地方，期待進入晶片是穩定且乾淨的電源。

2

2

1 3

4

OB DL

A D

圖 5-8 本論文所設計之測試板

如圖 5-9 所示，為本論文設計之測試板與治具實際擺置照像圖。

圖 5-9 實際測試板與治具擺置

5.3 使用儀器

如圖 5-10 所示，為本論文量測所使用之訊號產生器(Signal Generator)，其型 號 為 羅 德 史 瓦 茲 Rohde Schwarz SMF100A 。其產生訊號範圍為 100kHz 至

如圖 5-10 所示，為本論文量測所使用之訊號產生器(Signal Generator)，其型 號 為 羅 德 史 瓦 茲 Rohde Schwarz SMF100A 。其產生訊號範圍為 100kHz 至

在文檔中 應用於極座標發射機封包調變之延遲鎖定迴路建構脈波寬度調變器設計與實現 (頁 64-0)