第二章 頻率合成器系統架構與設計
3.1 壓控振盪器
3.1.4 模擬結果一
壓控振盪器的模擬結果展現在圖 3.14、圖 3.15、圖 3.16、圖 3.17、圖 3.18，
分別是四相位輸出波形、諧波頻譜、相位雜訊、可調頻率範圍及輸出功率與輸出 頻率的關係，表 3.1 列出了壓控振盪器的詳細規格。核心偏壓電流為 5.75mA，
而整個壓控振盪器（含緩衝級）共消耗 48.41mW。在圖 3.14 中，可以看到四個 輸出的波形分別相差 90∘，而且波形相當對稱，振幅約為 190mV，振盪頻率為 2.454GHz。
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8
0.0 2.0
-0.1 0.0 0.1
-0.2 0.2
time, sec
ts(Vout1[m1,::])ts(Vout2[m1,::])ts(Vout3[m1,::])ts(Vout4[m1,::])
圖 3.14 四相位輸出波形
在圖 3.15 中，含有一個主頻率訊號，和其他 14 個諧波。主頻率的輸出功率 為-5.296dBm，而第一個諧波比主頻率訊號低了約 31dBm。
圖 3.15 輸出訊號各諧波頻譜
圖 3.16 的相位雜訊是在振盪頻率為 2.454GHz 下所模擬的結果。其在 offset frequency 為 100KHz 時為-98.28dBc/Hz，在 offset frequency 為 631kHz 時為 -115.6dBc/Hz。
m3noisefreq=100.0kHz pnfm[m1,::]=-98.288
m4noisefreq=681.3kH pnfm[m1,::]=-115.6
1E4 1E5
1E3 1E6
-100 -80 -60
-120 -40
noisefreq, Hz
pnfm[m1,::]
m3
m4
pnmx[m1,::]
圖 3.16 相位雜訊頻譜
圖 3.17 為可調頻率範圍。在控制電壓 0.8V 時，振盪頻率為 2.435GHz。可
調頻率範圍為 2.25GHz 到 2.68GHz，中心頻率為 2.465GHz，增益約為-450MHz/V。
m5Vcont=0.800 freq[1]=2.435E9
freq[1], GHz
m5
圖 3.17 控制電壓對輸出頻率作圖
圖 3.18 是輸出功率與控制電壓的關係圖。由於匹配網路的關係，當頻率越 高時，最後傳輸到 50Ω 負載的功率也越少。
m6Vcont=0.800
dBm(Vout1[::,1])=-5.210 m6Vcont=0.800
dBm(Vout1[::,1])=-5.210
規格 數值
電源供應電壓 2.5V
消耗功率 48.41mW(buffer 佔 34.3mW)
輸出功率 -5.29dBm
壓控振盪器中心頻率 2.465GHz 可調頻率範圍 2.25GHz~2.68GHz
控制電壓範圍 0V~2.0V
各輸出波形相位差 90 度
Phase Noise@fo=2.4GHz -98.288dBc@100KHz Ko(MHz/V)(線性區) -417.5
表 3.1 壓控振盪器規格表 3.1.5 佈局考量
佈局在積體電路設計上，是一個很重要的議題。相同的電路，相同的參數設 計，不一樣的佈局便會有不一樣的結果產生。這情形在射頻或類比積體電路上尤 其明顯。線寬太細，寄生電阻會很大，而且當通過電流很大時，由於載子衝刷金 屬線，時間久了會使金屬線有斷路的可能，產生可靠度的問題。但是金屬線太寬，
寄生電容會變大。在高頻的情況下，也必須考慮金屬線的電感效應，增加預測的 不確定性。並且訊號線靠太近時，兩個訊號會相互耦合影響，路徑的長短會造成 訊號相位的變化，所以佈局在射頻電路上也是重要的課題。
雖然說我們在電路設計上，盡量把元件擺的對稱，但是在佈局上的對稱才是 實際影響電路表現的重要因素。若佈局中不注意對稱，相位雜訊的表現會很差。
電晶體必須平均分佈以利匹配，四個相位的輸出路徑更要盡量等長，否則輸出相 位差可能會偏離 90∘。圖 3.19 為壓控振盪器的平面佈局圖
VDD VDD
Vcont Vbias
Vout1 Vout2
Vout3 Vout4
GND VDD
Vtail
圖 3.19 壓控振盪器平面佈局圖 3.1.6 模擬結果二
在模擬結果一的壓控振盪器其晶片製作好了之後，經過量測，發現振盪頻率 有偏移的現象，量測結果可見於第四章。所以，把量測所得的寄生電容再考慮進 去後，設計了一個新的壓控振盪器，其可調頻率範圍如圖 3.20 所示，由 2.3GHz 到 2.59GHz，增益為 227.5MHz/V。而相位雜訊比前一個的表現更好一些，在 Offset frequency 為 100KHz 的時候，相位雜訊是-103.56dBc/Hz，如圖 3.21 所示。
VCO tuning range
m3noisefreq=100.0kHz pnfm[m1,::]=-103.564
m4noisefreq=1.000MH pnfm[m1,::]=-124.3
noisefreq, Hz
pnfm[m1,::]
頻倍數，使得頻率合成器的輸出頻率可以接受我們的控制。下面幾小節，便要來 說明如何實現這樣的電路。
3.2.1 除頻器架構
我們所欲實現的頻率合成器，其必須能夠切換從 2.412GHz 到 2.472GHz 每間 隔 10MHz 一個頻道。所以我們設計的除頻器至少需要有 1206、1211、1216、1221、
1226、1231、1236 等七個除頻倍數。一般所採用的架構如圖 3.22 所示。
圖 3.22 除頻器架構
因為由壓控振盪器輸出的頻率很高，所以我們首先需要一個架構與後方數位 式除頻器不同的預除器（prescaler），把頻率除到後方的數位式除頻器可以處理 的。由圖 3.22 可以看到經由預除器之後的訊號，會送到程式計數器（program counter）和吞式計數器（swallow counter）。程式計數器的會在輸入端數到一 個固定的個數之後，會在輸出端送出一個訊號。而吞式計數器也是一樣，但我們 可以控制吞式計數器計數的次數來控制整個除頻器的除頻倍數，不過先決要件是 預除器需為雙模預除器，即可以改變倍數且只差 1。在這裡，我們的雙模預除器 是除四除五，當程式計數器送訊號出來時，預除器會除五，而當吞式計數器送訊
號出來時，預除器會除四。先假設程式計數器的計算個數為 B、吞式計數器的為 A，則除頻器的除頻倍數 N 為
5 5+ 5 4+4+ 4 5 4 ( )
4
A B
N
A B A
A B
−
= + ⋅⋅⋅⋅⋅⋅ + + ⋅⋅⋅⋅⋅⋅ +
= × + × −
= + ×
A
（3.22）
。在我們的設計中，B=300，所以 N=1200+A，又吞式計數器的計數 A 可以由 0、1、
2、…、63，所以除頻器的除頻倍數便可為 1200~1263。
3.2.2 預除器
要處理頻率為 2.4GHz 的訊號，我們很難使用一般的邏輯電路達成，因為它 需要很大的電壓振幅才能達到所需要的準位。因此電流模式邏輯（corrent-mode logic, CML）便是我們另一個選擇，以流過偏壓電流大小來決定邏輯準位。由於 使用的是 CMOS 製程，所以即是大家所稱的源極耦合邏輯（source-coupled logic）。
圖 3.23 SCL D 正反器[17]
圖 3.23 所顯示的是一個 SCL 的 D 正反器。當 CLK 為 1 時，左邊的差動對工 作，把 D+和 D-的訊號取到 Q+和 Q-。不過因為訊號振幅不大，所以在 CLK 為 0 時，利用右邊的門栓（latch）電路把 Q+和 Q-的訊號拉開。此時，左方的差動對 不會作用，因此下一個 D+和 D-的訊號並不會影響到 Q+、Q-。在一般的數位電路 中，可以把兩個 D 正反器交錯互接，產生一個除頻倍數為二的電路。在電流模式 邏輯裡也可以達到相同的功能。如圖 3.24，輸入頻率 fin 後，輸出的
圖 3.24 頻率除二電路
頻率 fout 會是輸入頻率的一半。接下來我們將分析一下這電路是如何運作，以 便設計時可以很快地知道從何著手。經過適當的安排直流偏壓點之後，M1 及 M2 在打開時的電流令其為 I，在 Q 處的直流電壓為V 。令DC v to( )=vQ+( )t −vQ−( )t ，且 在時間 t=0 的時候，輸出波形正要從最低點切換到最高點，所以 ，其 中 A 為輸出振幅。由於我們將 M7 和 M8 的閘極接地，所以 M7、M8 都是工作在三 極區（triode region）。輸入訊號的週期為 T，且在 t=0 時，輸入訊號剛從 0 轉 換到 1。所以我們可以寫下在
o(0) v = −A
0 2 t T
≤ < 時的輸出：
( ) ( )
t o RC
v t =IR− IR A e+ − （3.23）
其中因為 M7、M8 都在三極區所以R=(R1+R / 22) ，
1
max
四功能，MC=0 時為除五功能。此電路中間使用 NOR 閘作串接，另外也可以使用 NAND 閘來作串接，不過此時，MC=0 時為除四，MC=1 時為除五。在我們的設計中 為了方便控制設計起見，將使用 NOR 閘的架構。由於我們使用的是 SCL 的架構，
所以與圖 3.24 的不同點只是所有單端接改成為雙端，一次就輸出成對的訊號，
當然 NOR 閘也要採用 SCL 的架構，如圖 3.25 所示。
圖 3.25 SCL OR 閘[17]
3.2.3 除頻器電路與設計考量
整個除頻器電路包括預除器、程式計數器和吞式計數器，如圖 3.26 所示。
為了節省功率消耗和面積，將緊接在預除器後方的兩個除二電路給程式計數器和
吞式計數器使用。我們可以由二進位制的 來控制吞式計數器的計
數次數。控制電路的部份就由一個 SR 正反器來控制，要注意的是由程式計數器 和吞式計數器來的訊號寬度不可以太寬，以免干擾到 SR 正反器和預除器的正常 運作。因此使用一個脈衝觸發器（pulse trigger）來達成此任務，我們設計的
5 4 3 2 1 0
B B B B B B
脈衝觸發器如圖 3.27 所示。由 Pulse 端送入頻率較高的波形，則當 CLK 為 1 的 時候，輸出端便會取出一個週期的高頻訊號。
圖 3.26 完整除頻器電路
CLK
CLK
CLK CLK
CLK
Pulse Pulse
1 Out
（a）
CLK
Pulse
Out
（b）
圖 3.27 （a）脈衝觸發器，（b）脈衝觸發器的時序圖
在整個設計上，還有一些是必須要注意的。在從電流模式邏輯轉接到電壓模
式邏輯時，有可能直流準位不符合後續的操作，這時要作一個準位轉換器，來使 兩邊可以順利連接。由於整個除頻器是非同步是運作，當程式除頻器送出訊號 時，因為經過很多閘延遲，預除器送出來的訊號可能已經跑了半個週期，不過這 並不會影響正確的除頻倍數。會使除頻倍數不太正確的延遲效果是在吞式除頻器 和程式除頻器之間的延遲，會除頻倍數有 1～2 的變化，所以在設計時要使延遲 時間盡量相同。除了設計時要注意，佈局時這些線路必須盡量縮短，免得使延遲 再度不對稱。
3.2.4 模擬結果
圖 3.28、圖 3.29 為除頻器的模擬結果，分別為在 的 除 1202 和 除 1215。在兩圖中的（a），是在圖 3.27 中 SR 正反器的輸入和輸出，而 Vout+為預除器的輸出，波形較寬的為除五、波形較窄 的除四。我們可以看到在除 1202 時，有兩個除五的波形，而在除 1215 時，有 15 個除五波形。我們的輸入訊號為 2.4GHz，所以在圖 3.28（b）為 1.996697MHz，
在圖 3.29（b）為 1.975332MHz。而整個除頻器的消耗功率約為 2.76mW。
5 4 3 2 1 0
B B B B B B =000010
5 4 3 2 1 0
B B B B B B =001111
（a）
（b）
圖 3.28 除頻器執行除 1202
m1time=607.493nsec out4=2.56888 V m2time=106.666nsec
out4=2.56921 V
100 200 300 400 500 600
0 700
300 320
1.0
time, nsec
var("Out+"), V
time, nsec
out4, V
0
516 522 528 534 540 546 552
510 558
1.0
time, nsec
var("Out+"), V
（a）
m1time=1.01955usec out4=2.50725 V m2time=513.306nsec
out4=2.50703 V
0.2 0.4 0.6 0.8 1.0
time, usec
out4, V
（b）
圖 3.29 除頻器執行除 1215
3.3 相位頻率偵測器
3.3.1 操作原理與電路實現
相位頻率偵測器在整個頻率合成器中是一個很重要的角色，它偵測由除頻器 出來的訊號和參考訊號之間相位和頻率的變化，並且把之間的差異送出。與早期 類比和數位的相位偵測器（XOR）[5]來相比，因為相位頻率偵測器的兩個輸出並 非反相，所以可以利用兩個輸出的不同，表現出兩個訊號在頻率與相位之間的差 異，加速整個迴路的鎖定。這類的又稱其為「三態相位偵測器」，我們可以由圖 3.30 看到它如何三個狀態中切換。
（a）
（b）
圖 3.30 三態相位偵測器（a）操作波形，（b）三態圖。[4]
在圖 3.30(a)為此偵測器的操作波形，我們可以由圖 3.30(b)來瞭解為何會
是如此運作。假設一開始處在 State 0，當在 A 的訊號其上升波形先出現，UP 則會由 0 上升至 1，狀態便會由 State 0 切換到 State I。A 上升波形持續出現，
狀態就一直處在 State I。假使此時 B 上升波形開始出現，會使 UP 回到 0，則 State I 切換回 State 0。若在的上升波形未出現前，B 已經再度出現，則 DN 便 會由 0 上升到 1，此時會進入 State II。相位頻率偵測器就是在這三個狀態互相 切換，並利用 UP 和 DN 告知哪個訊號頻率或相位是領先的。
SET
CLR
D
SET
D CLR
VDD
VDD A
UP
DN
Clear
Clear
B
（a） （b）
圖 3.31 相位頻率偵測器（a）電路實現，（b）操作波形。
圖 3.31 相位頻率偵測器（a）電路實現，（b）操作波形。