5.1 討論
如同我們所預期的，使用雙電荷沯浦的頻率合成器能有效減少低通濾波器中 電容所佔的面積。並且此架構只移動整個開迴路響應裡的零點，對於極點影響不 大，因此，我們可以將迴路頻寬縮得更小使電路鎖定時間加快且對高頻雜訊衰減 的更多，而不必擔心相角邊限所造成穩定度的問題。由於電荷沯浦一直都有固定 的功率消耗，所以增加一個電荷沯浦對於在要求低功率消耗的通訊系統來說，無 疑是雪上加霜。因此，我們必須使電荷沯浦的充電放電電流儘可能的小，如此濾 波器裡的電容也會縮小。另外，最好能使壓控振盪器的增益提高，也會幫助降低 電荷沯浦的電流降低。但必須小心的是雖然整個迴路設計會符合我們的期望，在 佈局時，若沒有謹慎安排，雜訊將會直接耦合到振盪器的電壓控制端上，小電容 和高振盪器增益便會使此雜訊影響輸出甚重。在表 5.1，列出我們的設計和其他 已發表的論文比較，由於頻率合成器在不同的規格，會有不同的表現，在此列出 的比較皆在 2.4GHz 的頻段，且切換頻道間隔相似的設計。雖然我們的數據僅是 模擬結果，但較同架構設計[6]穩定時間少了一半，也比其他設計的穩定時間短。
架構 濾波器 參考頻率 穩定時間 本論文 3rd order, integer-N Integrated discrete time 2MHz 30µs (a)
[6] 3rd order, integer-N Integrated discrete time 1MHz 60µs [20] 3rd order, integer-N Off-chip continuous time 1MHz 140µs [21] 3rd order, ∆Σfrational-N Off-chip continuous time 13MHz 120µs [22] 3rd order, integer-N Off-chip continuous time 1MHz 120µs
(a)模擬結果
表 5.1 頻率合成器穩定時間比較
在壓控振盪器上，我們將產生負電阻的電晶體與產生四相位的電晶體串疊，
使其共用電流減少功率消耗，並且使其輸出訊號因上升和下降均有電晶體幫助而 使波形更加對稱，使相位雜訊降低。為了提升共振腔的品質參數，我們將 MIM 電容與可變電容並聯，雖然提升了相位雜訊的表現卻也減少了振盪器的可調頻率 範圍和增益。我們最後模擬的壓控振盪器其相位雜訊在 offset
frequency@100KHz 為-103.56dBc，在使用由台積電所提供的品質因子不高的方 形螺旋電感，我們已在結構上及電晶體上作了調整，使其達到較好的相位雜訊。
但實際上量測出來的結果並沒有模擬中的好，可見我們在佈局的技巧上還要多多 加強，將電路中各元件仔細做好匹配，並降低繞線時所產生寄生電阻、電容、電 感的效應，才能使實作出來的晶片與模擬結果相近。
5.2 結論
在這一篇論文中，我們使用台積電 0.25μm CMOS 製程設計一個有四相位輸 出的頻率合成器，其操作電壓為 2.5V，參考訊號為 10MHz，可輸出頻率為從 2.4GHz 到 2.526GHz，每 10MHz 為一個間隔，共為 64 個頻率，輸出功率大小為-6dBm。
對 IEEE802.11b 的規格來說，我們從最小的頻道（2.412GHz）切換到最大的頻道
（2.472GHz），其所需要的穩定時間為 30μs，比 IEEE 所定的規格 224μs 低很 多，也較同樣架構設計[6]的穩定時間 60μs 短。整個系統共消耗功 率 約 53.76mW，其中振盪器包含輸入及輸出的緩衝電路消耗功率約 50mW，除頻器耗約 2.76mW，電荷沯浦耗約 0.75mW，其他電路耗約 0.25mW。
第一次下線的振盪器其工作電壓為 2.5V，模擬結果輸出頻率從 2.25GHz 到 2.68GHz，中心頻率為 2.465GHz，增益約為-450MHz/V，輸出功率最大可到 -5.29dBm，四個輸出彼此間隔 90∘，而總消耗功率為 48.41mW。其相位雜訊在 offset frequency 為 100KHz 時為-98.28dBc/Hz。晶片的量測結果消耗功率為 39.5mW，從 2.097GHz 到 2.315GHz，線性區增益為-167MHz/V，最大的輸出功率 為-9.3dBm，相位雜訊 offset frequency 為 100KHz 時為-75.47dBc/Hz，相位誤 差為 10.2∘。
未來的工作首先建議設計一個高品質參數對稱的電感，因為如果電感不是對 稱形式，為了降低相位雜訊，我們每一個共振腔就必須擺兩個電感，以維持共振 腔的對稱性。又方形的電感其品質參數較差，所以若能設計一個圓形的電感，那 品質參數便會提升，相位雜訊也會降低。
在振盪器的設計上，必須把偏壓電路設計在內部，並把偏壓電流加大，使振 盪器操作在電壓限制與電流限制的邊緣，如此可取得最佳的功率與相位雜訊比。
此外，也能避免振盪器振盪在另外一個頻帶。進一步，可以研究振盪器振在這兩
個頻帶與產生四相位的四顆電晶體的關係。佈局的安排也要仔細規劃，使輸出的 緩衝級也能做好匹配使四個相位的輸出功率能夠相同。另外輸出功率對頻率會有 變化，如果在 SOC 上，當頻率合成器與混波器作在同一顆晶片上，我們可以不擔 心這個問題。如果不是，我們可以加上迴授，來控制輸出功率能維持在某一個值 附近。
在頻率合成器方面，可以將相位頻率偵測器改善，使其從偵測到 UP 和 DN 都為 1 時，迴授使其皆為 0 這過程的延遲時間減少，可以使用更先進的製程或著 重新設計架構使經過的閘個數減少。如此，可把輸出頻率兩旁的突波降低更多。
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