第四章 Rat race 之混頻器設計…
4.4 利用 Marchand balun 和交趾型相位轉換分合波器之降頻器設計與實現 89
4.4.4 模擬結果
0 10G 20G 30G 40G 50G 60G
-50 -40 -30 -20 -10 0 10
dB
Frequency
dB(S(1,1))
圖 4.25 Marchand balun 返回損耗 (S11)
0 10G 20G 30G 40G 50G 60G
-50 -40 -30 -20 -10 0 10
dB
Frequency
dB(S(2,1)) dB(S(3,1))
圖 4.26 Marchand balun Magnitude (S21 & S31)
10G 20G 30G 40G 50G 60G 0
60 120 180 240 300 360
Phase (Degree)
Frequency
phase(S(2,1))-phase(S(3,1))
圖 4.27 Marchand balun Phase difference (S21 & S31)
0 10G 20G 30G 40G 50G
-50 -40 -30 -20 -10 0 10
dB
Frequency
dB(S(1,1))
圖 4.28 Inter-digital Rat race 返回損耗 (S11)
0 10G 20G 30G 40G 50G -50
-40 -30 -20 -10 0 10
dB
Frequency
dB(S(2,1)) dB(S(4,1))
圖 4.29 Inter-digital Rat race Magnitude (S21 & S41)
0 10G 20G 30G 40G 50G
0 60 120 180 240 300 360
phase(S(2,1))-phase(S(3,1))
Phase (Degree)
Frequency
圖 4.30 Inter-digital Rat race Phase difference (S21 & S41)
整體模擬結果
-35 -30 -25 -20 -15 -10 -5 0 5
-10 0 10 20
RF: 30 GHz/-20dBm LO: 29.5 GHz IF: 0.1 GHz
Conversion Gain (dB)
LO Power (dBm)
圖 4.31 轉換增益 VS. LO Power
-30 -25 -20 -15 -10 -5
0 5 10 15 20
LO: 29.5 GHz/-5dBm RF: 30 GHz IF: 0.5 GHz
Conversion Gain (dB)
RF Power (dBm)
圖 4.32 轉換增益 VS. RF Power (P1dB)
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 -10
-5 0 5 10 15 20
Conversion Gain (dB)
IF Frequency (GHz)
RF: 29.8~31 GHz/-20dBm IF: 0.3~1.5 GHz
Fixed LO: 29.5 GHz/-5dBm
圖 4.33 轉換增益 VS. IF Frequency
20 25 30 35 40
-5 0 5 10 15 20
Fixed IF: 500 MHz
RF: 20.5~40.5 GHz/-20dBm LO: 20~40GHz/-5dBm
Conversion Gain (dB)
RF Frequency (GHz)
圖 4.34 轉換增益 VS. RF Frequency
-30 -25 -20 -15 -10 -5
Pout(f1) Pout(2f1-f2) RF : 30 GHz
LO : 29.5 GHz IF : 500 MHz LO Power=5dBm
Pout (dBm)
RF Power (dBm) IIP3=-7dBm IP1dB=-14dBm
圖 4.35 IM3
表 4.3 Inter-digital Rat race and Marchand balun mixer
Process TSMC 0.13um CMOS DC Current [email protected] Conversion Gain 13.41dB@LO:-5dBm
IP1dB -7dBm IIP3 -14dBm LO-to-IF Isolation N/A
LO-to-RF Isolation N/A RF-to-IF Isolation N/A
Chip Size 2.0 mm x 1.5 mm
Die photo
圖 4.36 Inter-digital Rat race and Marchand balun mixer die photo
4.4.5 結果與討論
由圖 4.25、圖 4.26 和圖 4.27 來看被動電路 Marchand balun 模擬 的結果，發現操作頻寬非常的寬，且大小相等，相位差 180 度，適合 當作混頻器的本地振盪極輸入。而圖 4.28、圖 4.29 和圖 4.30 顯示出 被動電路 Inter-digital Rat race 因為相位反轉的結果使得頻寬很寬，並 且大小幾乎相等，相位差 180 度。將兩個分合波器整合到混頻中模擬 結果發現 LO 在-5dBm 時有 13.41dB 的轉換增益，而 P1dB 為-14dBm，
IIP3 則為-7dBm，另外在 RF bandwidth 上面非常寬頻，操作頻率可由 20GHz~40GHz 都仍然有著不錯的特性。此晶片待測中。
RF input
IF output LO input
Vdd 1.8V Vg 0.6V Vdd1 1V VLO 0.9V
第五章
毫米波覆晶封裝之驅動放大器
5.1 前言
毫米波頻段系統提供了較寬的頻帶，滿足了現代通訊高速率與大 容量的需求，音而成為了近十年來歐、美、日等先進國家無線寬頻通 訊產品之重要技術，例如區域多點分佈服務系統(LMDS：Local Multipoint Distribution Service)。目前使用高頻段毫米波頻段的系統甚 多，如符合 IEEE 802.16 的寬頻無線接取系統（BWA：Broad band Wireless Access）、23~28 GHz 之高速率無線電數據機（Radio
Modem），35~44 GHz 之超小型口徑通訊站（USAT）、60 GHz 之高速 率無線區域網路、35~77 GHz 之汽車防撞雷達及衛星通信系統等。
而此章節主要是在介紹在毫米波頻段，操作頻率在 V band (60GHz)的放大器，因為考慮到量測問題，之後希望在 NDL 量測，因 在如此高的頻段無法量測其功率等特性，所以設計驅動放大器，以 S 參數為其量測重點。並且進行覆晶封裝(flip chip)的測試，比較 flip chip 前後特性的區別，故先設計頻率在 30GHz 的電路做測試，確定 flip chip 是可行的，再進行操作頻率為 60GHz 的驅動放大器設計。並採取微 帶線與共平面波導兩種方式做設計。
因為傳統 bonding wire 對整體電路的影響很大，尤其是在很高頻 的時候，所以進而利用低成本的氧化鋁陶瓷基板進行 flip chip，達到 即使在高頻下的電路，仍然不影響其特性。
5.2 基本放大器設計原理
而送入到負載的功率為
(1)單殘段阻抗匹配(Single-Stub matching networks)
(2)雙殘段阻抗匹配(Double-Stub matching networks)
Zin
(3)平衡式殘段阻抗匹配(Balanced Stub matching networks)
Zin
ZL
圖 5.4 平衡式匹配方式 Open or
short circuit
Open or short circuit
Open or short circuit
5.2.2 穩定度
5.3 覆晶封裝之 30GHz 微帶線型式驅動放大器
5.3.1 架構簡介
本電路是以 WIN 0.15um PHEMT 製作之兩級驅動放大器，此兩 級的放大器架構輸入端與級間的匹配電路採高通型態，目的在於彌補 電晶體高頻響應，而為了抑制高次諧波成份輸出端的匹配電路採低通 型態，第一級跟第二級的電路匹配以增益匹配為考量。
為了確保電路不會產生振盪，在第一級的電晶體之閘級端均並接了一 個電阻，降低電晶體些微的增益，但增加了整個電路的穩定性，達到 之前所述之無條件穩定。且因為在如此高頻的頻段表現出增益的特 性，所以電晶體尺寸採用最小的，即兩級電晶體尺寸皆為 2 x 50um，
洩極電壓為 3 V，閘極電壓為-0.5 V。並在偏壓地方並聯電容及電阻 以濾除不必要的雜訊。整體架構如圖 5.6 所示
圖 5.6 微帶線式 30 GHz 兩級驅動放大器架構
5.3.2 晶片量測結果
晶片下線回來後，在 NDL 利用網路分析儀進行 S 參數的量測。
圖 5.7 S parameter measurement
Die photo
圖 5.8 A 30 GHz driving amplifier die photo
量測時利用 NDL 的 on wafer 高頻量測環境。晶片大小為 1.5 um x 1.0 um，除了輸入 和輸出 matching network 外，中間部分為 interstage matching network。
0.0 20.0G 40.0G 60.0G 80.0G 100.0G 120.0G -80
-60 -40 -20 0 20
dB
Frequency
dB(S(1,1)) dB(S(1,2)) dB(S(2,1)) dB(S(2,2))
RF out RF in
VD 3.0V VD 3.0V
VG -0.5V
VG -0.5V
5.3.3 覆晶封裝後(flip chip)量測結果比較
圖 5.9 Flip chip 後量測結果
圖 5.10 Flip chip 前後輸入返回損耗 (S11)比較
0 10G 20G 30G 40G
-80.0 -60.0 -40.0 -20.0 0.0 20.0
dB
Frequency
dB(S(1,1)) dB(S(1,2)) dB(S(2,1)) dB(S(2,2))
0 10G 20G 30G 40G
-50 -40 -30 -20 -10 0 10
dB(S(1,1))
Frequency
Before flip chip After flip chip
圖 5.11 Flip chip 前後 linear gain (S21)比較
圖 5.12 Flip chip 前後輸出返回損耗 (S22)比較
0 10G 20G 30G 40G
-80 -60 -40 -20 0 20
Before flip chip After flip chip
dB(S(2,1))
Frequency
0 10G 20G 30G 40G
-50 -40 -30 -20 -10 0 10
Before flip chip After flip chip
dB(S(2,2))
Frequency
Die photo
圖 5.13 Flip chip 後 30 GHz MS amplifier die photo
表 5.1 Flip chip 前後之 30GHz Amplifier Summary
Center frequency 30G Hz Input Return Loss -10.938 dB Input Return Loss (flip chip) -12.081 dB Output Return Loss -8.922 dB Output Return Loss (flip chip) -24.245 dB
Linear gain 17.502 dB Linear gain (flip chip) 15.436 dB
Isolation -44.429 dB
Isolation (flip chip) -39.2 dB Die size 1.5 mm x 1.0 mm
RF out RF in
VD 3.0V VD 3.0V VG -0.5V VG -0.5V
5.3.4 結果與討論
由圖 5.7 所示，在 30GHz 時有 17dB 的增益，且輸入、輸出返回 損耗皆約-10dB 左右，達到原先所設計的規格。而隔離度也在-40dB 以下，整體特性皆有表現出來。
為了驗證 Flip chip 的正確性，將已經量測過後的晶片進行覆晶封 裝，再進行量測。圖 5.10、圖 5.11 與圖 5.12 顯示出進行 flip chip 量 測後，與原本電路的量測結果差異不大，驗實 flip chip 的可行性。在 放大器電路中，我們著中增益的表現，其中由表 5.1 顯示，Flip chip 前在 30GHz 的線性增益為 17.502 dB，而 Flip chip 後為 15.436 dB，
其結果差了 2dB，但仍屬於可接受的範圍內；在輸入返回損耗上兩者 皆滿一致的，而在輸出返回損耗上，由圖 5.12 可看出過了 25GHz 以 後開始與原始量測結果有所不同，反而匹配的效果更好，這是因為在 Flip chip 後有可能在加熱處理過程中或長 bump 後所產生與原本電路 的匹配，導致 S22 有所改變。
圖 5.13 為將原本晶片覆晶封裝後的結果，將晶片翻轉並黏於陶 瓷基板上，而由 GSG 輸入與輸出的傳輸線皆為 50 毆姆系統，長度約 為 1000 um。由以上的量測結果可看出 Flip chip 在 30GHz 左右，其 表現出來的特性都還不錯，底下將進行 60GHz 的電路測試與 Flip chip 後的結果比較。
5.4 覆晶封裝之 60GHz 微帶線型式驅動放大器
5.4.1 架構簡介
本電路是以 WIN 0.15um PHEMT 製作之兩級驅動放大器，其設 計方式大致與上個電路 30GHz 的驅動放大器類似，但因為是操作在 60GHz 如此高頻的頻段下，設計起來很不容易，必須考慮到傳輸線之 間耦合的效應。所以在設計過程中必須以 EM 模擬軟體進行模擬，那 我們採用 IE3D 模擬軟體進行模擬，設計兩級 60GHz 驅動放大器。
在兩個電晶體的閘極端並聯適當的電阻，達到整體電路的穩定 性。在輸入 matching network 利用 L 型 open stub 的匹配方式做匹配，
在輸出 matching network 則利用 L 型 short stub 做匹配。在 Bias 地方 利用細長的傳輸線進行偏壓，使得其特性類似一個 RF choke，RF 部 分看到一個高阻抗，且在輸入、輸出與中間級加上 DC block 來阻隔 直流部分。整體架構如圖 5.14 所示
圖 5.14 微帶線式 60 GHz 兩級驅動放大器架構
VDD VDD
VGG VGG
5.4.2 晶片量測結果
圖 5.15 S parameter measurement
Die photo
圖 5.16 A 60 GHz driving amplifier die photo
量測時利用 NDL 的 on wafer 高頻量測環境。晶片大小為 1.5 um x 1.0 um。輸入與輸出匹配方式分別利用 open 與 short stub。
0.0 20.0G 40.0G 60.0G 80.0G 100.0G 120.0G -100
-80 -60 -40 -20 0 20
dB
Frequency
dB(S(1,1)) dB(S(1,2)) dB(S(2,1)) dB(S(2,2))
RF out RF in
VD 3.0V VD 3.0V
VG -0.5V VG -0.5V
5.4.3 覆晶封裝後(flip chip)量測結果比較
圖 5.17 Flip chip 後量測結果
圖 5.18 Flip chip 前後輸入返回損耗 (S11)比較
0.0 20.0G 40.0G 60.0G 80.0G 100.0G 120.0G -100
0.0 20.0G 40.0G 60.0G 80.0G 100.0G 120.0G -30
Before flip chip After flip chip
圖 5.19 Flip chip 前後 linear gain (S21)比較
圖 5.20 Flip chip 前後輸出返回損耗 (S22)比較
0.0 20.0G 40.0G 60.0G 80.0G 100.0G 120.0G -80
-60 -40 -20 0 20
dB(S(2,1))
Frequency
Before flip chip After flip chip
0.0 20.0G 40.0G 60.0G 80.0G 100.0G 120.0G -40
-30 -20 -10 0 10
dB(S(2,2))
Frequency
Before flip chip After flip chip
Die photo
圖 5.21 Flip chip 後 60 GHz MS amplifier die photo
表 5.2 Flip chip 前後之 60GHz Amplifier Summary
Center frequency 60 GHz Input Return Loss -4.6 dB Input Return Loss (flip chip) -1.328 dB
Output Return Loss -5.4 dB Output Return Loss (flip chip) -0.548 dB
Linear gain 15.123 dB Linear gain (flip chip) 12.067 dB
Isolation -26.714 dB
Isolation (flip chip) -20.348 dB Die size 1.5 mm x 1.0 mm
RF out RF in
VD 3.0V VD 3.0V VG -0.5V VG -0.5V
5.4.4 結果與討論
由圖 5.15 顯示 S 參數的量測可看出，此次設計電路操作頻率在 60GHz，且線性增益約有 15dB 左右，輸入和輸出 返回損耗量測結果 約為-5dB 左右，雖達不到原先預計-10dB 以下的規格，但仍屬於可接 受的範圍內，且在增益上有不錯的特性表現。
經過覆晶封裝後可由圖 5.18 所示，除了 30GHz 到 50GHz 這個頻 段的 S11 差異較大以外，其它地方皆與原本電路所量測的結果相似。
再由圖 5.19 可看出 Flip chip 前後增益曲線幾乎都很貼近，但是過了 60GHz 以後開始有點偏離原本的曲線，或許因為是利用微帶線所設計 之 60GHz 的驅動放大器，下一章節會採用共平面波導的方式下去做 設計，再比較 Flip chip 前後的區別，看是否特性會比用微帶線的方式 設計來的更好。另外圖 5.20 顯示出兩者曲線皆滿靠近的。由此次量 測結果，更驗證了 Flip chip 在 60GHz 仍然有不錯的可行性。
圖 5.21 為晶片經由覆晶封裝後的 Die photo。而表 5.2 列出 Flip chip 前後在 60GHz 的特性表現。發現 Flip chip 後的返回損耗變差了，
不過對整體而言，仍然與原本電路滿相似的。
5.5 覆晶封裝之 60GHz 共平面波導驅動放大器
5.5.1 架構簡介
本電路同樣是以 WIN 0.15um PHEMT 製作之兩級驅動放大器，
在 60GHz 這麼高頻的環境下，再加上以共平面波導(CPW)的方式來 設計，在實現在更加不容易，而且共平面波導在模擬軟體裡並沒有內 建 Library，所以完全都必須採取 EM 模擬軟體進行設計與考慮傳輸 線之間的耦合效應。首先必須先訂定 50 毆姆的共平面波導傳輸線 (GSG)，包括 G 與 S 之間的 gap 和 S 的 width，還有 ground 要多大才 會幾乎驅近於完美的 Ground。另外在匹配方式與傳輸線匹配有點差 異，CPW 在繞線上不容易轉彎，所以更不容易匹配，且浪費的面積 更大，EM 模擬的時間比傳輸線方式模擬多好幾倍。最重要的是以 CPW 方式設計必須加上很多 Air-bridge 將兩邊的 ground 連接起來以 避免信號在傳輸的過程中損耗掉。至於電路架構與 MS 60GHz 的放大 器一致，只是以 CPW 來實現之。如圖 5.22 所示
圖 5.22 共平面波導式 60 GHz 兩級驅動放大器架構
5.5.2 晶片量測結果
圖 5.23 S parameter measurement
Die photo
圖 5.24 A 60 GHz driving amplifier die photo
量測時利用 NDL 的 on wafer 高頻量測環境。晶片大小為 2.5 um x 1.0 um。在輸入與輸出匹配網路皆利用 open stub 做匹配。
RF out RF in
VD 3.0V VD 3.0V
VG -0.25V VG -0.25V
0.0 20.0G 40.0G 60.0G 80.0G 100.0G 120.0G -80
-60 -40 -20 0 20
dB
Frequency
dB(S(1,1)) dB(S(1,2)) dB(S(2,1)) dB(S(2,2))
5.5.3 覆晶封裝後(flip chip)量測結果比較
圖 5.25 Flip chip 後量測結果
圖 526 Flip chip 前後輸入返回損耗 (S11)比較
0.0 20.0G 40.0G 60.0G 80.0G 100.0G 120.0G -80
-60 -40 -20 0 20
dB(S(1,1)) dB(S(1,2)) dB(S(2,1)) dB(S(2,2))
dB
Frequency
0.0 20.0G 40.0G 60.0G 80.0G 100.0G 120.0G -50
-40 -30 -20 -10 0 10
Before flip chip After flip chip
dB(S(1,1))
Frequency
圖 5.27 Flip chip 前後 linear gain (S21)比較
圖 5.28 Flip chip 前後輸出返回損耗 (S22)比較
0.0 20.0G 40.0G 60.0G 80.0G 100.0G 120.0G -80
-60 -40 -20 0 20
Before flip chip After flip chip
dB(S(2,1))
Frequency
0.0 20.0G 40.0G 60.0G 80.0G 100.0G 120.0G -50
-40 -30 -20 -10 0 10
Before flip chip After flip chip
dB(S(2,2))
Frequency
Die photo
圖 5.29 Flip chip 後 60 GHz CPW amplifier die photo
表 5.3 Flip chip 前後之 CPW 60GHz Amplifier Summary
Center frequency 60G Hz Input Return Loss -33.234 dB Input Return Loss (flip chip) -16.273 dB Output Return Loss -10.942 dB Output Return Loss (flip chip) -6.388 dB
Linear gain 5.111dB Linear gain (flip chip) 4.816 dB
Isolation -33.266dB Isolation (flip chip) -30.136 dB
Die size 2.5 mm x 1.0 mm
RF out RF in
VD 3.0V VD 3.0V VG -0.25V VG -0.25V
5.5.4 結果與討論
本章節以 CPW 方式來設計 60GHz 放大器，在先天上比起傳輸線 (MS)方式來設計要困難的多。由圖 5.23 的量測結果我們可以看出 CPW 的特性表現上，增益不如 MS 來的好，這是因為以 CPW 在做設 計時在訊號傳輸過程中容易損耗掉，而且因為面積限制，無法將匹配
本章節以 CPW 方式來設計 60GHz 放大器，在先天上比起傳輸線 (MS)方式來設計要困難的多。由圖 5.23 的量測結果我們可以看出 CPW 的特性表現上，增益不如 MS 來的好，這是因為以 CPW 在做設 計時在訊號傳輸過程中容易損耗掉，而且因為面積限制，無法將匹配