論文組織

第一章導論

1.2 論文組織

本篇論文將利用 TSMC SiGe 0.35 um BICMOS、TSMC 0.35 um COMS、TSMC 0.13 um CMOS 與 WIN 0.15 um PHEMT 製程技術來設計晶片。第二章主要介紹被動電路分合波器，包括 Marchand balun 和 Rat race。第三章和第四章主要是介紹將被動電路整合到混頻器內。

第五章則是設計與實作 30GHz 和 60GHz 的趨動放大器，並利用覆晶封裝的技術，比較 Flip chip 前後量測的區別。最後第六章則對於所有電路設計與實作結果做個結論。

第二章

被動電路分合波器之分析與設計

2.1 前言

近年來，由於無線通訊的普及，使得無線通訊系統的需求量大量成長，對於單晶微波積體電路(MMIC)與射頻積體電路(RFIC)的通訊元件需求量也持續的增加。而功率分波器(Power divider)與方向耦合器(Directional coupler)為電路中極重要的零組件。其中常見的 180 度的分合波器 Marchand balun 或是 Rat race 可以產生不同相位與 3dB 功率，在 single-to-differential 的電路需求上是一種良好的選擇。Balun 為 balance to unbalance 的縮寫，是可將平衡式訊號與非平衡式訊號轉換的元件，在無線系統中佔有相當重要成份，如 double-balanced mixer、push-pull amplifier、frequency doubler 及 phase shifter，都需要 balun 提供平衡式訊號。balun 有分主動式與被動式，主動式 balun 消耗較大的功率、較高的雜訊指數與 spurious reponse、較低的功率 handing capability 與三階截斷點(Third-order intercept point)，然而，在現今講求低功率消耗的需求下，被動式 balun 較為適用，但被動式 balun 也有其缺點，通常尺寸過於龐大。在本章節我們將主要介紹 Marchand balun 與 Rat race 兩個分合波器來做討論，並且實現在積體電路上，這兩種分合波器皆能提供一個寬頻的效果。另外若希望被動電路做在 IC 上，所佔據的面積將會非常大，所以如果利用一些微小化的方式或技術來將分合波器尺寸縮小是本章節重要的課題。

2.2 Marchand balun 理論分析與實作

本節一開始會介紹傳統式的 Marchand balun，接著進行目前常見的幾種 Marchand balun 型式做理論分析與設計上的考量，最後將 Marchand balun 整合到積體電路中，並實際量測電路的 performance 與觀察量測結果進行討論。

2.2.1 傳統式的 Marchand balun

Marchand balun 包含兩對耦合線，其中耦合線有微帶線式耦合線 [1][2]、Lange couple 的耦合線、螺旋線圈式的耦合線與變壓器型式

(transformer type)之耦合線[3-7]。而傳統式的 balun 如圖 2.1 所示，一對耦合線一端接地，即為一最簡單的 balun 型態。

λ/ 4

圖 2.1 傳統式的分合波器

而如圖 2.2 為改良式的 Marchand balun，圖(a)為同軸線線型態，

圖(b)為傳輸線型態，訊號從 port1 進去，在 port2 和 port3 會有大小相同而相位差 180 度的訊號輸出。與圖 2.1 傳統式的分合波器比起來多出一段耦合線，所以稱為補償式分合波器，也因此能提供另一共振腔來增加頻寬，所以 Marchand balun 是屬於寬頻的分合波器。

(a) (b)

2.2.2 Marchand balun 理論分析

在設計 Marchand balun 時，由於耦合線在中心頻長度為

λ / 4

，

目前我們最常用的 Marchand balun 大部分都是如圖 2.2(b)所示，

那種型態是一個開路端(open)，兩個短路端(short)，從這個可以延申

input A

Port1

Port 2 Port 3

tan cot

tan

Port1 O/C

Port 2 Port 3

圖 2.3 (a) Type I Marchand balun

Port1 O/C

Port 2 ^O/C ^O/C Port 3

圖 2.3 (b) Type II Marchand balun

圖 2.3 (c) Type III Marchand balun

Port1

Port 2 Port 3

圖 2.3 (d) Type IV Marchand balun

Port1 O/C

Port 2 Port 3

O/C

其中耦合線在中心頻長度皆為

λ / 4

，因為先由模擬軟體估算出是否這四種型態的 Marchand balun 皆能產生 differential 的效果，發現圖 2.3(b)型式的分合波器在埠 2 和埠 3 的功率分配大小不一致，且並

Unbalanced input

Balanced output

Port1

由圖 2.5 所示，訊號從埠 1 進去，有兩個路徑，第一個路徑會耦

而 S31 的分析示意圖可由圖 2.7 所示

Port Port 3

Open

Port Port 3

Open

圖 2.10 Type I S22 分析

圖 2.11 Type I S33 分析 (1) Type I 矩陣參數推導

這樣子的看法很容易漏掉其中反射接收到的訊號，所以我們以樹狀圖來表示，並推導出全部的 S 參數矩陣。先從底下的 Type I

Marchand balun 將波的耦合與傳輸係數用樹狀圖表示出來：

圖 2.12 Type I Marchand balun 示意圖

Port Port 3

Open

Port ^Open

圖 2.13 Type I 訊號從埠 1 進入

圖 2.15 Type I 訊號從埠 3 進入

(2) Type IV 矩陣參數推導

圖 2.18 Type IV 訊號從埠 2 進入

將上面所推導出來的所有 S 參數做整理可以下列矩陣表示之：

(3) Type V 矩陣參數推導

另外觀察圖 2.12 與圖 2.16 可以發現一個有趣的現象，若將圖 2.12 Type I 的 Marchand balun 開路端變短路端，短路端變開路端，則形成如圖 2.20 Type V 的分合波器：

圖 2.22 Type V 訊號從埠 2 進入

將上面所推導出來的所有 S 參數做整理可以下列矩陣表示之：

(4) Type VI 矩陣參數推導

圖 2.26 Type VI 訊號從埠 2 進入

將上面所推導出來的所有 S 參數做整理可以下列矩陣表示之：

根據上一小節討論的結果，因為在設計 Marchand balun 時，由於耦合線在中心頻長度為

λ / 4

，因此，若以微帶線式耦合線、Lange couple 的耦合線製作，電路尺寸將會很大，很難去整合在積體電路(IC) 上，而以螺旋型線圈式或變壓器(transformer)型式之耦合線來看，除

了能夠縮小其 layout，也能靠傳輸線間增加互相耦合以減少金屬線的長度。本電路將以 Transformer 型態繞轉，可以增加其互感(mutual inductance)及互耦(mutual capacitance)，因此，在相同長度的金屬線下，以繞線圈型的共振頻率比直線型還低，故變壓器型態的架構擁有比較小的尺寸，也就是說比較適合整合在積體電路中。

本電路我們將使用 Type I 形式的 Marchand balun 來設計，並利用 TSMC 0.35um CMOS 製程製作。整體架構可以由圖 2.24 所示：

Port1

O/C

Port 2 Port 3

Port1

O/C

Port 2 Port 3

圖 2.28 Transformer type Marchand balun

模擬與量測結果

圖 2.29 輸入返回損耗 (S11)

4.0 8.0 12.0 16.0

-25.0 -20.0 -15.0 -10.0 -5.0 0.0

Transmission (dB)

Frequency (GHz)

Measurement_S21 Measurement_S31 Simulation_S21 Simulation_S31

ShortenedConnectingLine_S21 ShortenedConnectingLine_S31

圖 2.30 Magnitude (S21 & S31)

0.0 5.0G 10.0G 15.0G 20.0G

-50 -40 -30 -20 -10 0 10

Frequency

Simulation_S11 Measurement_S11

圖 2.31 Phase difference (S21 & S31)

Die Photo

Port3 Port2

Port1

Port3 Port2

Port1

Connecting Line

圖 2.32 Transformer Marchand balun die photo

5.0G 10.0G 15.0G

-360 -240 -120 0 120 240 360

Phase

Frequency

Simulation_phase(S(2,1)) Simulation_phase(S(3,1)) Measurement_phase(S(2,1)) Measurement_phase(S(3,1))

表 2.1 Transformer Marchand balun Summary

Frequency 11 GHZ

S11 -10 dB

S21 -10.018 dB

S31 -12.85 dB

Phase difference of sum port 180.23 deg Die size 0.6 mm x 0.8 mm

結果與討論

由圖 2.25 輸入返回損耗 S11 量測結果可以看出 S11 從 5GHz 到 15GHz 皆有-10dB 以下，表示此 Marchand balun 具有非常寬頻的特性。再由圖 2.26 Magnitude (S21 & S31)來看，兩者的大小約差了兩到三 dB 左右，與之前所推導的理論結果並不是很符合，或許是因為在矽製程上製程損耗非常大，加上兩個 Transformer 之間的連接線 (Connecting Line)太長，約有 180 um，如圖 2.28 Die photo 所示導致兩邊的 Magnitude 不同。從圖 2.27 Phase difference 約持在 180 度左右的頻帶並沒有很寬頻，歸咎原因可能是在量測時，因為埠 1 是 GSG 而埠 2 和埠 3 是採用 GSGSG 針，在量測時並無法一次同時量測，必須先量埠 1 和埠 2 時，把埠 3 的部分 Terminal 掉，可以量到 S21 與 S11 的資訊。接著再量測 S11 與 S31 的資訊時把埠 2 的部分 Terminal 掉，

所以量測過程中必須校正(Calibration)兩次，所導致的大小與相位差。

2.2.4 微小化變壓器型式 Marchand balun 實作與量測

延續上面的實作，為了將 Marchand balun 更加的微小化，利用在傳輸線兩端加電容的方式影響其共振頻率，使得操作頻率往下降，然後電路尺寸卻仍維持固定，即達到微小化的目的。利用 TSMC 0.35 um SiGe BiCMOS 製程進行實作，電路架構圖如圖 2.33 所示：

圖 2.33 Miniaturized Transformer type Marchand balun

晶片模擬結果

0.0 2.0G 4.0G 6.0G 8.0G 10.0G

-40 -35 -30 -25 -20 -15 -10 -5 0

Frequency

dB(S(1,1)) dB(S(2,1)) dB(S(4,1))

圖 2.34 S 參數

Port1

Port 2 Port 3

O/C

0.0 2.0G 4.0G 6.0G 8.0G 10.0G 0

60 120 180 240 300 360

phase(S(2,1))-phase(S(3,1))

Phase_difference

Frequency

圖 2.35 Phase difference (S21 & S31)

Die Photo

圖 2.36 Miniaturized Transformer Marchand balun die photo Port1

Port2 Port3

表 2.2 Miniaturized Transformer Marchand balun Summary

Frequency 5 GHZ

S11 -20 dB

S21 -9 dB

S31 -7 dB

Phase difference of sum port 180 deg Die size 0.6 mm x 0.7 mm

結果與討論

由圖 2.34 輸入返回損耗 S11 模擬結果可以看出 S11 在 5GHz 有 -10dB 以下，由 Magnitude (S21 & S31)來看，兩者的大小約差了兩 dB 左右，但若考慮到往後與混頻器結合，Magnitude 差別仍屬於可以接受的範圍，主要是相位差 180 即可。從圖 2.35 Phase difference 約持在 180 度左右的頻帶並沒有很寬頻，是因為加上電容後使得原本電路變的較窄頻，但與上一電路比較，尺寸維持一致，但操作頻率卻往下降了，達到微小化的目的。

2.3 Rat race 理論分析與實作

在本章節我們將會討論 Rat race 4 埠的分合波器，並將它實現在積體電路中，因為被動電路分合波器要做在 ic 裡面所佔據的面積會非常大，所以必須採取一些微小化的方式才能整合到晶片裡面。底下將會討論從傳統式的 Rat race (尺寸很大)[8]，進而利用相位反轉(phase inverter)的技術[9]讓整個電路尺寸大大的縮小，接著再利用交指型 (Inter-digital)[10][11][12]加上相位反轉(phase inverter)的方式讓 Rat race 又更進一步縮小，最後將以 TSMC 積體電路製程設計與製做。

2.3.1 傳統式的 Rat race 理論分析

Rat race 為一個四埠的網路，可以依電路需求選擇兩輸出埠之間有著 0 度或 180 度的相位差。如圖 2.37 所示為一個傳統式的 Rat race，

若希望得到兩輸端為相同相位，可由埠 4 輸入，在埠 3 和埠 1 會得到大小和相位皆一樣的功率輸出，若由埠 1 輸入，在埠 2 和埠 4 會有 180 度的相位差功率輸出。另外 Rat race 除了可以當分波器外，還可以當合波器使用，若信號從埠 1 和埠 3 輸入，在埠 4 為兩信號之和，

而埠 2 則為兩信號之差。其 S 參數的矩陣可由下列表示之：

180

0 1 0 1 1 0 1 0 S j

0 1 0 1 2

1 0 1 0

⎡ − ⎤

⎢ − ⎥

− ⎢ ⎥

= ⎢ ⎥

⎢ ⎥

⎣ ⎦

圖 2.37 傳統式 Rat race

由圖 2.39 我們可以奇、偶模做重疊原理得到：

得到

由圖 2.41 我們可以奇、偶模做重疊原理得到：

S =1/2 ( e+ o)=0

Γ Γ

S =1/2 ( e- o) = j Γ Γ 2

S =1/2 (Te-To) =0

31 41

S =1/2 (Te+To)= -j 2

由上面所推導出來的結果可以看出訊號由埠 1 進去，而埠 2 和埠 4 會等功率且相位相反，另外埠 3 則為隔離埠。

2.3.2 相位反轉(Phase Inverter)之 Rat race 理論分析

從 2.3.1 節所提到的環型 rat-race 電路分析，可以清楚的說明產生同相位與差動訊號的優點。但其常因 3 / 4λ 長度過長佔據了電路上很大的面積以及頻寬很窄的缺點所困擾。我們將延續上面推導並且利用

λ / 4

長度加 180 度相位反轉(Phase Inverter)取代原本傳統環型 rat race

的3 / 4

λ

的長度，亦可達到電路四埠的結構對稱性，且克服了傳統環

型 rat race 窄頻的缺點。我們以 C.Y. Chang 於 2003 所提出的微小化 rat-race 做為設計依據[15]，如圖 2.43 為 phase inverter 的 rat race。

圖 2.43 相位反轉(phase inverter)示意圖 λ4

Port Port2

3 4 Port

Port

Phase Inverter

接著我們一樣利用奇、偶模半電路來做 phase inverter 電路分析。[9]

圖 2.44 奇、偶模之 phase inverter 分析示意圖

(a) (b)

圖 2.45 Phase Inverter Rat-race (a)偶模(b)奇模等效半電路我們將圖 2.44 使用奇模、偶模半電路做分析(如圖 2.45)，奇模

cos sin sin

1 1

cos sin sin cos sin cos

繼續將 ABCD 矩陣轉為 S 參數：

2.3.3 交指型(Inter-digital)與相位反轉 Rat race 理論分析

之前提到如何利用相位反轉的方式將 Rat race 的電路尺寸縮小，

在本節將會介紹如何利用步階阻抗(Stepped impedance)將傳縮線縮短，達到整體微小化的目的。最後同樣會以 TSMC 0.35um CMOS 製程設計與製做交指型相位反轉的分合波器去驗證理論與實驗是相符的。如何將原本

λ / 4

的傳輸線縮小，我們將會利用 Stepped impedance 來達到[15]，也就是說將原本的傳輸線改為一個低阻抗、高阻抗、低阻抗相間的傳輸線，這樣會讓原本傳輸線更加縮小。

假設一段傳輸線的長度為

l

，特性阻抗為

Z

o，其 ABCD 矩陣可以表示為A=cosβl、B= jZ_osinβl、C= jY_osin

β

l、D=cos

β

l_，轉換為 Z 參數得到下列等式：

11 22 A _o cot

Z Z jZ l

C β

= = = −

12 21

1 _o cot

Z Z jZ l

C β

= = = −

下圖 2.46 為雙埠 T 型等效電路

11 12

Z −Z Z₂₂−Z₁₂

Z12

圖 2.46 互易性雙埠網路 T 型等效電路

其中串聯元件為 11 12

有了上述的概念，我們可以知道 Stepped impedance 之低阻抗、

高阻抗、低阻抗相間的傳輸線，可以利用電容性、電感性、電容性相

在文檔中被動分合波器與主動混頻器之整合及覆晶封裝之毫米波驅動放大器設計與實作 (頁 17-0)

第一章 導論

1.2 論文組織

第二章

被動電路分合波器之分析與設計

2.1 前言

2.2 Marchand balun 理論分析與實作

2.2.1 傳統式的 Marchand balun

2.2.2 Marchand balun 理論分析

λ / 4

tan cot

tan

Port1 O/C

Port 2 Port 3

Port1 O/C

Port 2 O/C O/C Port 3

Port1

Port 2 Port 3

Port1 O/C

Port 2 Port 3

O/C

O/C

λ / 4

Unbalanced input

Balanced output

Port1

Port Port 3

Open

Port Port 3

Open

Port Port 3

λ / 4

Port1

O/C

Port 2 Port 3

Port1

O/C

Port 2 Port 3

模擬與量測結果

Die Photo

表 2.1 Transformer Marchand balun Summary

結果與討論

2.2.4 微小化變壓器型式 Marchand balun 實作與量測

晶片模擬結果

Port1

Port 2 Port 3

O/C

Die Photo

表 2.2 Miniaturized Transformer Marchand balun Summary

結果與討論

2.3 Rat race 理論分析與實作

2.3.1 傳統式的 Rat race 理論分析

0 1 0 1 1 0 1 0 S j

0 1 0 1 2

1 0 1 0

⎡ − ⎤

⎢ − ⎥

− ⎢ ⎥

= ⎢ ⎥

⎢ ⎥

⎣ ⎦

S =1/2 ( e+ o)=0

Γ Γ

S =1/2 ( e- o) = j Γ Γ 2

S =1/2 (Te-To) =0

S =1/2 (Te+To)= -j 2

2.3.2 相位反轉(Phase Inverter)之 Rat race 理論分析

λ / 4

λ

2.3.3 交指型(Inter-digital)與相位反轉 Rat race 理論分析

λ / 4

l

Z

β

β

第一章導論

Port 2 ^O/C ^O/C Port 3