比較器電路

此電路之目的為將參考訊號與調變訊號比較，以得到想要的脈寬調變波形輸出，

需根據以下腳位來做設定，分別為外部時脈輸入腳位Clk、重置輸入腳位RST、PWM調 變訊號腳位V_mod

、

以及上一級產生的參考訊號和開始觸發訊號。如圖4.28所示為比 較器方塊的電路架構圖，當重置RST產生時，上下臂的PWM均輸出低準位，若沒有重 置則輸出為參考訊號與調變訊號比較後的結果，若參考訊號小於調變訊號，則上臂的 PWM訊號輸出高準位，而下臂的輸出經過一個反相器，故PWM輸出低準位。在此電路 中有一個狀態機，共有兩個狀態分別為可輸出及不可輸出狀態，其輸入為外部時脈及 開始觸發訊號，狀態的改變和時脈同步，而何時會做狀態的切換則是根據開始觸發訊 號，當其為高準位時，就為可輸出狀態，反之則為不可輸出狀態，狀態機的輸出連接 著輸出多工器，若是位於不可輸出狀態，則上下臂的輸出均為暫存器的預設值零，同 樣的，當重置致能後，狀態機恢復至不可輸出狀態，且判斷開始觸發訊號為低準位，

故上下臂的輸出均為零。在此加上一個狀態機判斷之目的在於，若參考訊號有使用到 相位移的功能，在一開始會有一段延遲均為零，請參考圖4.27，為避免此時和調變訊號 比較後上臂會輸出為高準位的情況發生，故加上此判斷機制，而不能僅以單純的比較 器實現這部份的電路。此部份的電路為相位2至相位6的電路，因相位1並沒有做相位的 延遲，所以沒有開始觸發訊號，只要調變訊號比參考訊號大時，上臂的輸出即為高準 位，下臂的輸出即為低準位了。模擬波形請參考圖4.29。

圖4.28 比較器電路方塊圖

圖4.29 比較器模擬波形圖

4.4.4 無效時間(DEAD-TIME )產生器電路

此電路之目的為將前級上、下臂的脈寬調變波均加上一段無效時間，這是為了避 免當脈寛調變訊號送至功率級的開關後，因為開關的ton、toff時間及傳遞延遲時間的不 同，造成上、下臂開關同時導通產生短路，所做的保護措失。為得到想要的無效時 間，需設定DT腳位，再根據送入此方塊的時脈來決定無效時間的長短，其計算方式為 DT/Clk_div10，其中Clk_div10為外部時脈經過除頻器後得到的頻率。如圖4.30所示為無效時

間產生器方塊電路架構圖，輸入的訊號PWM_In為前級產生的脈寬調變波，當其為低準 位時，控制輸出的多工器，使其輸出為亦為低準位，而當此PWM_In訊號為高準位時，

就輸出DT與6位元計數器比較的值，當六位元比較器值大於DT設定時，最後多工器的 輸出會為高準位。同時PWM_In訊號亦控制著6位元計數器重置的功能，當PWM_In為 低準位時，會重置此計數器，而當計數器的數值大於dead_time設定值後，計數器的輸 出值會固定在當時的計算值，一直到PWM_In低準位後才會重置計數器。模擬波形請參 考圖4.31。

圖4.30 無效時間產生器電路方塊圖

圖4.31 無效時間產生器模擬波形圖

4.4.5 除頻器電路

除頻器在於提供比外部時脈低的時脈給內部電路使用，此除頻器為除10的除頻 器，如圖4.32所示，有一個3位元的計數器，一個正反器及一個輸出的栓鎖，當計數器 由0計數到4(四的位元值為100)後，三輸入的或閘會產生低位準的訊號給輸出栓鎖及3位 元的計數器，此時此栓鎖被致能而計數器被重置，栓鎖器被致能後的輸出Q為前一D值 的反相，每隔5個時脈反相一次，可得到除以10的除頻電路。模擬波形如圖4.33。

圖4.32 除頻電路方塊圖

圖4.33 除頻電路模擬波形圖

4.4.6 高解析度PWM電路

使用計數器的方法來實現數位脈寬調變產生器，具有簡單且直觀的實現方法，然 而隨著PWM切換頻率及解析度提高的需求下，此種實現方法卻不適用，因為需要極快 速的系統時脈，例如在切換頻率1MHz且解析度為12個Bit的規格中，需要4GHz的時 脈，在本論文中主要是以交錯式架構來降低切換頻率的需求，但若不採用此架構則混 合計數器及延遲線做法的架構出現解決了這個問題[27]-[28]，但其僅適用於當參考訊號 為非對稱的情況下，在此嘗試將最高系統時脈(200MHz)切成20個等間隔的微切割技術 [29]，採用計數器及延遲線的混合架構，實現對稱參考訊號高解析度脈寬調變產生器。

高解析度PWM技術示意圖如圖4.34，計數器方式產生的脈寬調變方式是隨著每個 系統時脈增加計數器的值，例如計數1000次，然後得到一個脈寬調變的切換週期，因

此，系統的時脈越快，脈寬調變的波形的解析度也越小，但系統時脈不可能無限制加 快，一般而言在FPGA中每個邏輯閘間均有傳遞延遲時間，因此我們只要利用這些延遲 的時間，就可以將一個時脈在切割成更小的等份，舉例來說，Altera公司的FPGA其時 脈達200MHz(5ns)，而每個延遲元件(Delay Cell)的延遲時間約為0.25ns，故可將一個時 脈的時間切割成20等分，也因此，原本使用1000個步階來得到一個脈寬調變切換週 期，就相當於變成為1000*20=20000個步階來表示了，也提高了脈寬調變的解析度。

實現的電路圖如4.35，一開始先將Duty的命令除上20，得到整數(cmd)以及餘數，

整數的部份送至比較器以與參考訊號比較，餘數部份送至多工器，選擇要延遲多長的 時間輸出，輸出RS閂鎖的S腳的輸入有兩個時機，其一為當計數器為零時，開始一個切 換週期，其後10位元計數器開始計數，當數到最高時(FSW的設定)再開始往下計數，而 第二個設定時機是當計數器往下數到等於cmd時，會再次設定S腳，使脈寬調變波輸出 為高準位。要注意的是，致能RS閂鎖的R腳僅有一個時機，即其為在計數器上數時，

當計數器的值等於cmd就傳送高準位給延遲線，延遲一段時間後去致能RS閂鎖的R腳，

一旦R腳致能後，脈寬調變波就會降為低準位，一直到計數器開始下數後，脈寬調變波 又會提高為高準位，持續到下次的計數器上數至cmd為止，所以設計比較器在計數器下 數時是不需動作的。為何要將Duty命令除上20呢，因為是將一個時脈切割成20等份的 緣故，整數部份表示需要幾個系統時脈來完成，而餘數部份就表示要延遲多長的時 間，使用此方法前後的比較表請參考表4.6，可知使用此方法可提高約4.3Bits的解析 度，實驗波形如圖4.36，當解析度為12Bit時，duty增加1會得到(1/4096)*100%=0.024%

的變化，(a)圖的duty為1000，(b)圖的duty為1005，故duty應增加0.12%，由實驗圖可看 出約增加0.13%，故證明此脈寬調變解析度可達12個Bit，且其切換週期為1MHz。

表 4.6 使用高解析度 PWM 技術前後比較表(系統時脈 200MHz)

PWM切換頻率

未使用高解析 度技術所需

Steps

未使用高解析 度技術等效 DAC解析度

使用高解析度 技術後所需

Steps

使用高解析度 技術等效DAC

解析度

100kHz 2000 10.96 40000 15.28

500kHz 400 8.65 80000 12.96

1MHz 200 7.64 4000 11.96

5MHz 40 5.31 800 9.63

圖4.35 (a)高解析度PWM電路圖(b)時序動作圖

4.5 同步取樣控制器實現

使用脈寬調變方法的電壓源換流器，在現今電力電子的領域，扮演著極重要的角 色，其已被廣泛應用在電源調整系統如自動電壓調整器(Automatic Voltage Regulator)、

不斷電系統(UPS)、馬達驅動甚至做音頻放大的D類放大器。然而脈寬調變的調變方式 造成輸出電壓、電流具有開關切換頻率的漣波，此高頻的漣波通常是我們不希望出現 的雜訊，故一般的做法是在回授訊號路徑上加低通濾波器，以降低此切換頻率漣波，

然而此種做法有兩個缺點，一來低通濾波器造成了回授訊號的相位延遲外，二來當電 流迴路的頻寬大於開關切換頻率的1/20時，低通濾波器濾掉漣波的效果就不是那麼明顯 了。以本論文為例，要求訊號的頻寬為20kHz，而開關切換頻率為100kHz，所以在輸 出電壓、輸出電流及電感電流的回授，使用低通濾波器來濾除漣波，就不是那麼適合 了。為了避免取樣到訊號的漣波值，造成數位補償器運算的錯誤，一般的做法是在特 定的時機取樣，在漣波為零之處取樣，此時為脈寬調變參考訊號(對稱的參考訊號)的峰 值或是谷值處，此種取樣方式稱為同步取樣機制[30]-[31]。同步取樣時機請參考圖 4.37。除此之外，脈寬調變訊號在控制開關切換的瞬間，會產生很大的電流變化，而為 了避免取樣到這些突波，得到錯誤的資料送入控制器，通常也會採用同步取樣的機制 來控制，數位控制的優點是可以精確的控制AD轉換器的取樣時機，在此我們實現了一 個最多具有六相輸出的同步取樣控制器。

此同步取樣控制器僅可在數位脈寬調變器設定為對稱參考波的模式下使用，當數 位脈寬調變器設為非對稱波模式下是不支援的，可選擇的取樣模式有三種，分別為上 升期間取樣、下降期間取樣或是上升及下降期間均要取樣，若在上升或下降期間取樣 的取樣頻率和脈寬調變波切換的頻率一樣，而在上升及下降期間均要取樣，則取樣頻 率為脈寬調變波切換頻率的兩倍，要改變在SAMP腳位設定即可。另外方塊需使用到的 時脈CLK、重置腳位RST、切換頻率FSW、對稱或非對稱選擇SAYM、使用相數PHAM 以及各相的參考訊號(Reference)等訊號，均由數位脈寬調變產生器提供，使用者不需另 外作設定。考慮市售AD轉換器有active low及active high動作兩種，故控制器亦提供了 兩種輸出模式，腳位AHAL可作選擇。方塊外觀圖如圖4.38。腳位說明如表4.7。

圖4.37 同步取樣時機示意圖

圖4.38 同步取樣控制器方塊符號圖

圖4.39為同步取樣控制器的電路架構圖，此控制器不支援非對稱參考訊號，因此當 數 位 脈 寬 調 變 產 生 器 在 非 對 稱 模 式 下 ， 輸 出 為 高 準 位 ， 經 過 正 反 器 後 送 到 Sync_Register方塊中，若是設定active high的狀態下，最後的輸出會再反相一次變成低 準位輸出，若是在active low的狀態，則輸出仍維持不變，仍在高準位輸出。PHAM腳 位的功能在於，判斷要使用幾個相數，未使用到的相數會直接輸出高準位或低準位，

圖4.39為同步取樣控制器的電路架構圖，此控制器不支援非對稱參考訊號，因此當 數 位 脈 寬 調 變 產 生 器 在 非 對 稱 模 式 下 ， 輸 出 為 高 準 位 ， 經 過 正 反 器 後 送 到 Sync_Register方塊中，若是設定active high的狀態下，最後的輸出會再反相一次變成低 準位輸出，若是在active low的狀態，則輸出仍維持不變，仍在高準位輸出。PHAM腳 位的功能在於，判斷要使用幾個相數，未使用到的相數會直接輸出高準位或低準位，

在文檔中 使用全數位控制多相交錯式PWM技術之D類功率放大器實現 (頁 77-0)