高解析度PWM電路

使用計數器的方法來實現數位脈寬調變產生器，具有簡單且直觀的實現方法，然 而隨著PWM切換頻率及解析度提高的需求下，此種實現方法卻不適用，因為需要極快 速的系統時脈，例如在切換頻率1MHz且解析度為12個Bit的規格中，需要4GHz的時 脈，在本論文中主要是以交錯式架構來降低切換頻率的需求，但若不採用此架構則混 合計數器及延遲線做法的架構出現解決了這個問題[27]-[28]，但其僅適用於當參考訊號 為非對稱的情況下，在此嘗試將最高系統時脈(200MHz)切成20個等間隔的微切割技術 [29]，採用計數器及延遲線的混合架構，實現對稱參考訊號高解析度脈寬調變產生器。

高解析度PWM技術示意圖如圖4.34，計數器方式產生的脈寬調變方式是隨著每個 系統時脈增加計數器的值，例如計數1000次，然後得到一個脈寬調變的切換週期，因

此，系統的時脈越快，脈寬調變的波形的解析度也越小，但系統時脈不可能無限制加 快，一般而言在FPGA中每個邏輯閘間均有傳遞延遲時間，因此我們只要利用這些延遲 的時間，就可以將一個時脈在切割成更小的等份，舉例來說，Altera公司的FPGA其時 脈達200MHz(5ns)，而每個延遲元件(Delay Cell)的延遲時間約為0.25ns，故可將一個時 脈的時間切割成20等分，也因此，原本使用1000個步階來得到一個脈寬調變切換週 期，就相當於變成為1000*20=20000個步階來表示了，也提高了脈寬調變的解析度。

實現的電路圖如4.35，一開始先將Duty的命令除上20，得到整數(cmd)以及餘數，

整數的部份送至比較器以與參考訊號比較，餘數部份送至多工器，選擇要延遲多長的 時間輸出，輸出RS閂鎖的S腳的輸入有兩個時機，其一為當計數器為零時，開始一個切 換週期，其後10位元計數器開始計數，當數到最高時(FSW的設定)再開始往下計數，而 第二個設定時機是當計數器往下數到等於cmd時，會再次設定S腳，使脈寬調變波輸出 為高準位。要注意的是，致能RS閂鎖的R腳僅有一個時機，即其為在計數器上數時，

當計數器的值等於cmd就傳送高準位給延遲線，延遲一段時間後去致能RS閂鎖的R腳，

一旦R腳致能後，脈寬調變波就會降為低準位，一直到計數器開始下數後，脈寬調變波 又會提高為高準位，持續到下次的計數器上數至cmd為止，所以設計比較器在計數器下 數時是不需動作的。為何要將Duty命令除上20呢，因為是將一個時脈切割成20等份的 緣故，整數部份表示需要幾個系統時脈來完成，而餘數部份就表示要延遲多長的時 間，使用此方法前後的比較表請參考表4.6，可知使用此方法可提高約4.3Bits的解析 度，實驗波形如圖4.36，當解析度為12Bit時，duty增加1會得到(1/4096)*100%=0.024%

的變化，(a)圖的duty為1000，(b)圖的duty為1005，故duty應增加0.12%，由實驗圖可看 出約增加0.13%，故證明此脈寬調變解析度可達12個Bit，且其切換週期為1MHz。

表 4.6 使用高解析度 PWM 技術前後比較表(系統時脈 200MHz)

PWM切換頻率

未使用高解析 度技術所需

Steps

未使用高解析 度技術等效 DAC解析度

使用高解析度 技術後所需

Steps

使用高解析度 技術等效DAC

解析度

100kHz 2000 10.96 40000 15.28

500kHz 400 8.65 80000 12.96

1MHz 200 7.64 4000 11.96

5MHz 40 5.31 800 9.63

圖4.35 (a)高解析度PWM電路圖(b)時序動作圖