使用全數位控制多相交錯式PWM技術之D類功率放大器實現

國 立 交 通 大 學

電 機 與 控 制 工 程 學 系

碩 士 論 文

使用全數位控制多相交錯式PWM技術之D類功率

放大器實現

Architecture Implementation of Class-D Amplifiers Using

Digital-Controlled Multiphase-Interleaved PWM Technique

研 究 生: 李啟揚

使用全數位控制多相交錯式PWM技術之D類功率放大

器實現

Architecture Implementation of Class-D Amplifiers Using

Digital-Controlled Mutiphase-Interleaved PWM Technique

研 究 生: 李 啟 揚 Student: Chi-Yang Lee

指導教授: 鄒 應 嶼 博士 Advisor: Dr. Ying-Yu Tzou

國立交通大學

電機與控制工程學系

碩士論文

A Thesis

Submitted to Department of Electrical and Control Engineering College of Electrical Engineering and Computer Science

National Chiao-Tung University in Partial Fulfillment of the Requirements

for the Degree of Master in

Electrical and Control Engineering July 2006

Hsinchu, Taiwan, Republic of China

使用全數位控制多相交錯式PWM技術之D類功率放大

器實現

研究生：李 啟 揚 指導教授：鄒 應 嶼 博士 國立交通大學電機與控制工程研究所

摘 要

本論文研製一個以可規劃邏輯閘陣列(FPGA)為基礎之全數位控制交錯半橋式D類 放大器，發展出具有符合D類放大器多項控制特色的全數位式電壓輸出控制方法，以解 決當開關切換頻率不夠快速下之電壓總諧波失真不佳的問題。本文針對交錯式D類放大 器建立其數學等效模型，並探討電路特性、脈寬調變控制方式、與實現方法。控制架構 採用多迴路控制方式，包含電流迴路比例控制器設計、電壓迴路比例積分控制器及相位 領先控制器，以增加電壓迴路頻寬及相位邊限，降低輸出電壓諧波失真大小，達到高頻 寬快速響應之系統要求。所設計的控制器最主要具有數位補償器、同步取樣控制器及脈 寬調變產生器三大方塊。模擬平台本文採用Simulink軟體結合Modelsim軟體，對以VHDL 實現之方塊進行模擬，除了驗證其功能正確性外，並進行單相及交錯半橋式D類放大器 之數位式多迴路控制模擬比較。在實驗方面，採用Altera公司的實驗發展平台Cyclone II Development Kits，搭配軟核處理器NIOS II，將實驗波形透過RS232傳給Simulink，可將 實驗波形與模擬波形做比較，各控制器參數以SPI介面方式傳給各控制暫存器，大幅減 少所設計之數位控制器腳位。模擬結果顯示所提出控制方法之效果及優越性，在100kHz 的開關頻率時，無效時間設定0.5µs，輸入訊號由1kHz至20kHz，其輸出電壓總諧波失真 均低於1.3%，證明交錯式的架構確可在不提高切換頻率的條件下，有效降低輸出電壓的 總諧波失真。

Architecture Implementation of Class-D Amplifiers Using

Digital-Controlled Multiphase-Interleaved PWM Technique

Student: Chi-Yang Lee Advisor: Dr. Ying-Yu Tzou Institute of Electrical and Control Engineering

National Chiao-Tung University

Abstract

This thesis presents the research of a FPGA-based fully digital-controlled multiphase-interleaved class-D amplifiers. The operational principle, mathematical module, and control schemes of the interleaved class-D amplifier are described, designed and reviewed. This thesis proposes a multi-loop control scheme for the fast response control of the interleaved class-d amplifier. The proposed controller consists of an inner predictive current-loop controller, an outer PI voltage-loop controller, and output phase-lead compensation control. By using the voltage phase-lead compensation, the output voltage gets larger frequency bandwidth due to the proposed control method has been realized. The output voltage distortion and harmonic components are also significantly reduced. The proposed digital controller is composed of digital compensator, digital PWM generator, and the synchronous sampling controller. The simulation platform is combined with Simulink and Modelsim which could fast verify the functionality of realized blocks. The proposed control scheme has been implemented using a FPGA (Altera Cyclone II series) controller. Simulation verification has been carried out on a single-phase and interleaved class-D amplifier. Under the 100kHz switching frequency and 0.5µs dead-time constraints, the simulation results show a voltage THD of 1.3% at rated output. The simulation results show the feasibility and superiority of the proposed digital interleaved class-D control scheme.

誌 謝

謹向我的指導教授 鄒應嶼博士致上最高的敬意與謝意。感謝您這兩年來對我的敦 敦教誨與悉心指導，使我的研究生活充滿挑戰與突破，對研究的觀念與方法均有長足的 進步。由於您豐富的學識和卓越的領導能力使我在理論分析與實作能力獲益匪淺，並使 得本論文得以順利完成。 感謝博士班國隆學長及育宗學長在為人處事上的啟發以及在理論與實務上的協 助。謝謝你們總是耐心的給予我教導及適時的幫忙、鼓勵，使我兩年研究生涯獲得許多 知識與成長，這兩年來學弟實在給你們帶來了不少麻煩。 碩士班學長逸軒，同窗好友建強、哲韋，碩士班學弟少軍、韋吉、智達、晏詮與翊 仲，大家在實驗室中同甘共苦、討論研究、相互鼓勵的日子令人難忘，由於你們使得實 驗室的生活多采多姿，充滿歡笑與回憶，這份真摯的友情與緣分，我將會永遠珍惜。 謝謝善解人意的明娟多年來的陪伴與鼓勵，因為妳的體貼，使我在面對挫折與困境 時，能無畏地向前邁進，這種患難與共的深情永難忘懷。 最後，我由衷地感謝我最敬愛的父母親，沒有您們的照顧及栽培，就沒有現在的我。 是您們的關愛及期許，讓我更勇敢的迎接挑戰，假使今天學生有一絲成就，也絕對是您 們的功勞，在此將這份榮耀獻與你們一同分享！ 民國九十五年七月 於交大

目 錄

中文摘要 ...i 英文摘要 ... ii 誌謝 ... iii 目錄 ...iv 表列 ... vii 圖列 ... viii 第一章 緒論 ...1 1.1 研究背景與概況...1 1.2 研究動機與目的...2 1.3 研究方法與系統描述...3 1.4 論文內容概述...5 第二章 單相及交錯式D類功率放大器分析 ...6 2.1 功率放大器分類...6 2.1.1 A類功率放大器 ...7 2.1.2 B類功率放大器...7 2.1.3 AB類功率放大器...8 2.1.4 D類功率放大器 ...9 2.2 單相半橋式式D類放大器分析 ...11 2.2.1 半橋式功率級模型 ...11 2.2.2 輸出濾波器分析 ...15 2.3 交錯式D類放大器分析 ...18 第三章 交錯式D類放大器數位控制器設計 ...20 3.1 電流控制迴路...20 3.1.1 電流迴路比例控制器設計 ...20

3.2 電壓控制迴路 ...25 3.2.1 電流控制下之簡化模型 ...25 3.2.2 比例積分控制器設計 ...28 3.2.3 相位領先控制器設計 ...30 3.2.4 電壓迴路模擬驗證分析...37 第四章 交錯式D類放大器控制晶片系統規劃及實現 ...39 4.1 發展軟體介紹...39 4.1.1 Quartus II介紹...39 4.1.2 SOPC Builder介紹 ...41 4.1.3 NIOS II IDE介紹...43 4.1.4 Simulink介紹...44 4.2 交錯式D類放大器控制晶片整體架構...45 4.3 數位控制器電路實現...48 4.3.1 控制器數值運算格式：Q格式 ...48 4.3.2 相位領先控制器實現 ...50 4.3.3 比例積分控制器實現 ...52 4.3.4 交錯式D類放大器數位控制器架構 ...53 4.4 數位脈寬調變產生器實現...58 4.4.1 計算相位移電路 ...61 4.4.2 參考訊號產生器電路 ...62 4.4.3 比較器電路 ...64 4.4.4 無效時間產生器電路 ...65 4.4.5 除頻器電路 ...67 4.4.6 高解析度PWM電路...67 4.5 同步取樣控制器實現...70 4.6 串列傳輸(SPI)介面實現 ...73 4.7 NIOSII處理器功能規劃 ...77 第五章 模擬及實驗結果 ...82

5.1.1 FPGA發展板介紹 ...83 5.1.2 D類放大器功率板介紹 ...84 5.2 模擬結果...85 5.2.1 單相半橋式D類放大器模擬結果 ...85 5.2.2 三相交錯式D類放大器模擬結果 ...87 5.3 實驗結果...89 5.3.1 實現之控制器功能驗證 ...89 5.3.2 單相半橋式D類放大器閉迴路實驗 ...91 5.3.3 三相交錯式D類放大器開迴路實驗 ...92 第六章 結論 ...94 參考文獻 ...95 作者簡介 ...98

表 列

表3.1 數位控制器各控制器參數表 ...38 表4.1 交錯式D類放大器控制器暫存器定義 ...47 表4.2 交錯式D類放大器晶片腳位說明 ...47 表4.3 數位控制器參數範圍表 ...50 表4.4 交錯式D類放大器數位控制器腳位定義 ...56 表4.5 數位脈寬調變產生器腳位定義 ...58 表4.6 使用高解析度PWM技術前後比較表(系統時脈200MHz)...69 表4.7 同步取樣控制器腳位定義 ...67 表4.8 SPI方塊腳位定義 ...74 表4.9 交錯式D類放大器控制IC使用資源分析表 ...81

圖 列

圖1.1 D類功率放大器架構圖 ...2 圖1.2 交錯式D類放大器架構圖 ...4 圖1.3 交錯式D類放大器數位控制器方塊圖 ...4 圖2.1 A類放大器架構圖 ...7 圖2.2 B類放大器架構圖...8 圖2.3 AB類放大器架構圖...8 圖2.4 輸入訊號、開關切換頻率及其諧波頻譜圖 ...9 圖2.5 經過低通濾波器之輸入訊號、開關切換頻率及其諧波頻譜圖 ...9 圖2.6 開關切換瞬間電壓及電流波形圖 ...11 圖2.7 單相半橋式D類放大器 ...12 圖2.8 脈寬調變波形圖 ...13 圖2.9 雙極性PWM波形示意圖...14 圖2.10 半橋式功率級等效模型圖 ...15 圖2.11 單相半橋式D類放大器電感電流漣波波形圖 ...16 圖2.12 濾波器之頻率響應圖 ...17 圖2.13 三相並聯連接之D類放大器示意圖 ...19 圖2.14 (a)未使用交錯式控制(b)使用交錯式控制之總電感電流波形圖 ...19 圖3.1 交錯式D類放大器模型圖 ...21 圖3.2 電流內迴路及交錯式D類放大器模型圖 ...22 圖3.3 簡化後之電流內迴路模型圖 ...22 圖3.4 電流內迴路頻率響應圖 ...23 圖3.5 電流迴路步階響應模擬圖 ...24 圖3.6 電流迴路命令為正弦波之輸出響應模擬圖 ...24 圖3.7 電壓迴路之簡化模型 ...25

圖3.9 (a)未加入電流前饋補償(b)加入電流前饋補償之電壓迴路模型圖 ...26 圖3.10 加入電流前饋補償頻率響應圖 ...27 圖3.11 電壓迴路簡化示意圖 ...27 圖3.12 補償前及補償後之電壓迴路頻率響應圖 ...29 圖3.13 Combination Method之設計流程圖...33 圖3.14 極點項所提供之相位圖 ...34 圖3.15 極點項所提供之增益圖 ...35 圖3.16 零點項所提供之相位圖 ...35 圖3.17 零點項所提供之增益圖 ...36 圖3.18 未補償及補償相位領先控制器之頻率響應圖 ...36 圖3.19 電壓迴路步階響應模擬圖 ...37 圖3.20 電壓迴路命令為正弦波之輸出響應模擬圖 ...38 圖4.1 Quartus II軟體電路設計流程...40 圖4.2 Quartus II軟體設計平臺...41 圖4.3 SOPC Builder使用介面 ...42 圖4.4 NIOS II系統階層圖 ...43 圖4.5 NIOS II軟體工作平臺 ...44 圖4.6 Simulink模擬平臺...45 圖4.7 交錯式D類放大器控制晶片整體架構圖 ...46 圖4.8 D類放大器控制晶片符號圖 ...46 圖4.9 (a)直接型式I訊號流程圖(b)直接型式II訊號流程圖 ...51 圖4.10 相位領先控制器動作順序圖 ...51 圖4.11 相位領先控制器模擬波形圖 ...52 圖4.12 比例積分控制器方塊圖 ...53 圖4.13 比例積分控制器模擬波形圖 ...53 圖4.14 交錯式D類放大器控制器方塊圖 ...54

圖4.16 不同實現方式佔用資源比較圖 ...55 圖4.17 交錯式D類放大器控制器硬體架構圖 ...55 圖4.18 交錯式D類放大器控制器運算順序圖 ...55 圖4.19 狀態機切換變化圖 ...56 圖4.20 控制器模擬波形圖 ...56 圖4.21 數位脈寬調變產生器方塊圖 ...59 圖4.22 數位脈寬調變產生器方塊符號圖 ...60 圖4.23 計算相位移電路方塊圖 ...61 圖4.24 相位移延遲計算示意圖 ...62 圖4.25 相位移電路模擬圖 ...62 圖4.26 參考訊號產生器電路架構圖 ...63 圖4.27 參考訊號產生器模擬波形圖 ...64 圖4.28 比較器方塊電路架構圖 ...65 圖4.29 比較器模擬波形圖 ...65 圖4.30 無效時間產生器電路架構圖 ...66 圖4.31 無效時間產生器模擬波形圖 ...66 圖4.32 除頻電路架構圖 ...67 圖4.33 除頻電路模擬波形圖 ...67 圖4.34 高解析度脈寬調變產生機制示意圖 ...68 圖4.35 (a)高解析度PWM電路圖(b)時序動作圖...69 圖4.36 高解析度PWM實驗波形圖...69 圖4.37 同步取樣時機示意圖 ...71 圖4.38 同步取樣控制器方塊符號圖 ...71 圖4.39 同步取樣控制器電路方塊圖 ...73 圖4.40 同步取樣控制器模擬波形圖 ...73 圖4.41 SPI方塊符號圖 ...74 圖4.42 SPI四種工作時序圖 ...75

圖4.43 SPI實現方塊圖 ...75 圖4.44 SPI通訊腳位連接圖 ...76 圖4.45 SPI與NIOS II傳送接收圖 ...77 圖4.46 NIOS II系統符號圖 ...78 圖4.47 NIOS II系統程式流程圖 ...79 圖4.48 Quartus II中D類放大器控制晶片內部連接圖...79 圖4.49 Matlab接收及傳送資料GUI圖...80 圖4.50 Simulink中模擬與實驗波形圖...81 圖5.1 結合Simulink及Modelsim之模擬平台圖 ...82 圖5.2 單相及交錯式D類放大器實驗平台圖 ...83 圖5.3 單相D類放大器之功率級及開關驅動電路 ...84 圖5.4 輸出及電感電流迴授電路 ...85 圖5.5 ADC及電源穩壓電路...85 圖5.6 單相半橋式D類放大器輸出電壓、電流及電感電流波形圖(2kHz) ...86 圖5.7 單相半橋式D類放大器輸出電壓、電流及電感電流波形圖(20kHz) ...86 圖5.8 單相D類放大器輸入訊號頻率變化對總諧波失真變化圖 ...87 圖5.9 交錯式半橋式D類放大器輸出電壓、電流及電感電流波形圖(2kHz) ...88 圖5.10 交錯式半橋式D類放大器輸出電壓、電流及電感電流波形圖(20kHz) ...88 圖5.11 交錯式D類放器輸入訊號頻率變化對總諧波失真變化圖 ...89 圖5.12 脈寬調變有設定及無設定無效時間波形圖 ...90 圖5.13 脈寬調變具相位移波形圖 ...90 圖5.14 同步取樣控制器取樣命令波形圖 ...90 圖5.15 (a)輸入1k(b)輸入20kHz弦波之單相D類放大器輸出電壓電流波形圖 ...91 圖5.16 單相D類放大器閉迴路輸入訊號頻率對總諧波失真曲線圖 ...92 圖5.17 (a)輸入1k(b)輸入20kHz弦波之交錯式D類放大器輸出電壓電流波形圖 ....93 圖5.18 交錯式D類放大器開迴路輸入訊號頻率對總諧波失真曲線圖 ...93

第 一 章

緒

_論

1.1 研究背景與概況

線性放大器(Class-A or Class-AB)具有低失真的優點，在功率放大器市場中佔主流位 置，唯其效率在25 % ~ 75 %之間，故需大面積散熱元件以避免過熱情形發生。隨著消費 者對可攜式影音商品的需求漸增，如手機、MP3 Player、PDA等，傳統線性放大器不利 於體積小的攜帶式裝置，因此高效率的D類放大器開始受到重視，其效率高之特點，大 幅減少了散熱元件所需面積，提高了輸出功率，同時也延長了可攜式裝置的電池壽命。 設計良好的D類放大器，其效率甚至可達90%[1]-[2]。 此種放大器最早由Baxandall於1959年所提出，為降低此種放大器的失真，開關的切 換頻率通常為音頻頻率的數十倍，然而早期因技術的問題，開關切換頻率無法提高，輸 出波形具有很嚴重的失真問題，故此架構雖已提出很長一段時間，並未受矚目。直到80 年代後高效率且切換速度快的功率元件問世，其開關切換頻率可提高至250kHz，才重燃 起眾人對D類放大器的興趣。 使用D類放大器的重點為開關切換訊號的產生，其原理是將音頻訊號轉調變為固定 頻率的脈寬調變波(Pulse Width Modulation, PWM)，此種調變波只有高或是低位準來驅 動功率開關，再經過濾波器解調變為原來的音頻訊號，良好的調變訊號能改善D類放大 器的失真問題[3]。目前常見的調變方式為PWM調變及Sigma-Delta調變(Σ-∆)。圖1.1所示 為D類功率放大器的架構圖，由脈寬調變產生器、半橋式功率開關以及低通濾波器所組 成。音頻訊號與高頻的三角波或是鋸齒波作比較得到PWM訊號，將此訊號驅動半橋或 是全橋式的功率開關產生放大的數位訊號，最後再經過一個低通濾波器，濾除切換頻濾

圖1.1 D類功率放大器架構圖

為改善系統效能，消除輸入及輸出訊號的相位差，修正D類功率放大器很高的輸出 電壓總諧波失真率(Total Harmonic Distortion, THD)，多迴路的回授控制技術及方法，已 相當普遍被應用[4]-[6]，或使用Feed-Forward的方法來消除失真[7]。上述方法均顯示出 輸出電壓的總諧波失真的確有效地降低了。

1.2 研究動機與目的

近年來D類功率放大器的數位控制技術一直為許多學者競相投入的熱門課題。此種 功率放大器以得到低總諧波失真為主要目的，其輸出級就須加以適當地調節，避免輸出 訊號因雜訊或是較差的調變訊號而遭到扭曲。為了使輸出訊號的失真降低，高切換頻率 的PWM為必需的，目前已有一些研究專注於如何產生高頻的PWM訊號[8]-[10]。然而為 了提高PWM的切換頻率，通常需要很高速的時脈才能達成，這不但需要設計高速的電 路也提高了成本，除此之外，越高速的切換頻率也造成了越大的切換損失，以及電磁干 擾等問題。 將具相位移控制的交錯式脈寬調變(Interleaved PWM)技術應用在直流對直流轉換器 中，以增進電壓調整模組的電流輸出能力已發展多時[11]-[12]，也有研究顯示使用交錯 式的調變技術，可有效的以較低的切換頻率即降低輸出電壓漣波[13]。理論上，使用n

個相位於直流對直流轉換器中，就可以得到n倍的有效切換頻率，故不需藉由提高PWM 的切換頻率，就可以提升了有效切換頻率。 近年來由於製程技術的演進，性能優益且廉價的單晶片容易取得，也帶動了數位控 制的風潮，傳統的類比控制技術有逐漸被數位控制技術取代的趨勢。數位控制的精神在 於以軟體方式達成閉迴路的目的，此一方式使得在類比控制中複雜的控制架構，在單晶 片中均能以方便的撰寫程式的方式輕鬆實現[14]-[15]。高性能的可規劃邏輯閘陣列(Field Programmable Gate Array, FPGA)具備及閘、或閘等基本邏輯電路，使用者可任意組合產 生特定功能之邏輯電路，除了彈性化的好處外更有高速的性能，如Altera之Cyclone系 列，其時脈可達275MHz，快速的運算能力使得數位控制技術得以應用於動態響應複雜 多變的電力電子控制中。複雜的控制理論在FPGA中以硬體描述語言(Very high speed integrated circuits Hardware Description Language, VHDL)語言撰寫完成，不但可藉由模擬 軟體來驗證程式設計的正確性，更可視所需隨時修正，由此見得具可程控的D類功率放 大器控制器，在未來將極具競爭優勢。

1.3 研究方法與系統描述

本論文主要在探討以可規劃邏輯閘陣列(FPGA)為基礎的全數位式多相PWM技術之 D類放大器實現。圖1.2所示為交錯式D類放大器的系統方塊圖，首先針對硬體電路做開 迴路特性分析，經由分析D類放大器電路，提出各控制架構設計之依據；並以簡化之模 型進行多迴路控制器設計探討，圖1.3為交錯式D類放大器數位控制整體系統架構，利用 個別控制器不同特性及優點進行比較應用，以期降低諧波失真、增加系統頻寬、改善系 統暫態及穩態特性。 本文所提系統架構之數位控制模擬及控制參數設計是使用模擬軟體Simulink完成。 實驗部分則以Altera公司開發之Cyclone II Development Kits為基礎之數位控制板進行整 驗證。程式發展輔助設計方面，使用Nios II建立數位控制板與電腦間的通訊介面，再用 Quartus II 軟體撰寫所需的控制器架構[16]-[18]。

圖1.2 交錯式D類放大器架構圖

1.4 論文內容概述

本論文共分為六章，本章為緒論，旨在說明本論文之研究發展背景與概況、研究動 機與目的及本論文之研究方法與系統描述等。其餘各章摘要如下： 第二章：單相及交錯式D類功率放大器分析 推導說明換流器輸出濾波器等效電路之模型化過程，以作為控制器與系統分析之依 據。其次提出單相及交錯式D類放大器的輸出電壓漣波、電感電流漣波的計算公式，最 後分析交錯式D類放大器的特點。 第三章 ：交錯式D類放大器數位控制器設計 進行交錯式D類放大器數位式電流迴路與電壓迴路控制器之分析與設計，說明電流 迴路控制器、電壓迴路之比例積分控制器(PI Controller)、相位領先控制器(Phase-Lead Controller)，利用不同控制迴路個別之優點，以改善系統暫態及穩態響應。 第四章 ：交錯式D類放大器控制晶片系統規劃及實現 說明數位控制器之軟體實現之技巧及限制，針對數位化實現之問題進行探討，並說 明如何實現以及驗證控制器內各方塊，如脈寬調變產生器、同步取樣控制器等。最後再 說明NIOS II系統的規劃及使用。 第五章：模擬結果分析 系統實驗性能量測，針對單相式及交錯式半橋式D類放大器進行模擬分析，對所得 結果作討論與改善。 第六章為結論。

第 二 章

單相及交錯式

D

類功率放大器分析

2.1

功率放大器分類

功率放大器目的在於提供高準位的輸出電壓至一低阻抗的負載，如喇叭。在現有 之功率放大器中，最常見的是傳統式的線性功率放大器，如A類、B類、AB類功率放大 器，另一種為本論文所使用的切換式功率放大器，如D類功率放大器。線性功率放大器 因開關持續的導通，導致很高的功率消耗，其效率最高僅為78.5%。切換式功率放大器 開關在導通(Saturation Region)或是截止(Cut-Off Region)兩種模式動作，當開關導通 時，因開關導通電壓很低，所以功率損失接近為零，而當開關截止時因開關電流為 零，所以在開關上亦無功率損失，故理論上此種放大器效率可達100%，大幅減少了熱 量消耗。實際上，切換式功率放大器在導通時，開關兩端仍有導通電壓，仍會造成功 率消耗，只是與線性功率放大器相比，其值相對是較小的。功率放大器除了效率的比 較之外，其次就是線性度的分析。分析線性度首先就是要量測放大器的總諧波失真 (Total Harmonic Distortion, THD)，其定義為輸出訊號諧波成份的有效值對基本波有效 值的比值，一個線性度越好的功率放大器，其THD越低。線性功率放大器其輸出及輸 入訊號間為線性的關係，故輸出失真非常低。而切換式功率放大器其輸出波形的產生 是憑藉著脈寬調變的原理，通常開關切換頻率需高於音頻頻寬數十倍以得到較低的輸 出訊號失真，當開關頻率僅為頻寬5倍時其失真已很大，THD約12 %。 1 100 % s dis v V V THD = × (2-1) 2 2

2.1.1

A類放大器

A類放大器輸出級如圖2.1所示，其所有功率電晶體會持續導通，避免了因電晶體 在開或關時所造成的非線性現象，故此種放大器線性度最高，然而也因電晶體持續導 通，所以此類放大器的效率是最低的，其最大效率為25%，但實際上輸出電壓會被限 制在較低值以避免電晶體飽和帶來的非線性失真，故效率約為10%到20%之間。 % 25 2 2 100 100 % = ⋅ ⋅ × = × = L cc L cc Supply L I V I V P P η (2-2) 圖2.1 A類放大器架構圖

2.1.2

B類放大器

B類放大器架構如圖2.2所示，包括一組互補的電晶體對，一個輸出電流而另一個 吸收電流，故稱為推挽式(Push Pull)。這兩個電晶體無法同時導通，當輸入電壓為零 時，兩個電晶體都截止，當輸入為正電壓時QN導通，當輸入為負電壓時QP導通。此種 放大器效率比A類放大器高，值得注意的是當輸入電壓為零時，存在著交越失真 (Crossover Distortion)，故線性度較A類功率放大器來的差，最大效率為78.5%。 % 5 . 78 2 2 100 100 % ₂ 2 = × = × = cc L cc Supply L R V R V P P π η (2-3)

圖2.2 B類放大器架構圖

2.1.3

AB類放大器

AB類放大器架構如圖2.3，為A類放大器與B類放大器的結合，和B類放大器不同的 點在於，在QN及QP間加入了偏壓電壓VBB，因此幾乎消除了交越失真，所以和B類功率 放大器相比，線性度好了許多，要注意的是根據偏壓電壓的大小，每個元件的導通時 間會在50%到100%之間，因此效率較B類放大器來的差一些，典型AB類放大器的效率 約為50~70 % [19]。 圖2.3 AB類放大器架構圖

2.1.4

D類放大器

D類放大器架構如圖1.1，其輸出為兩種位準的調變訊號，而不是線性放大器常見 的線性訊號輸出，目前常見的調變方式為PWM調變。在將輸入訊號轉換成切換式的調 變波形後，接下來會將此調變訊號送至功率電晶體，以控制其導通或截止，此時功率 電晶體的輸出為放大的調變訊號，位準分別為正電源(+V_DC/2)或是負電源(−V_DC/2)， 此放大的調變訊號最後經過一低通濾波器，濾除掉諧波成份後，會將調變波重建而得 到放大之輸入訊號。 為何從調變訊號中可以得到原本的輸入訊號呢?我們由頻域分析可看出此調變波是 由輸入訊號頻率、開關切換頻率以及開關切換頻率的諧波和旁波帶組成，如圖2.4所示 輸入訊號、開關切換頻率及其諧波頻譜圖，圖2.5為調變訊號經過低通濾波器後的頻譜 圖，低通濾波器衰減掉頻寬以外的頻率，也因此開關切換頻率需高於頻寬數十倍，才 可以得到較小失真的波形輸出[20]。 圖2.4 輸入訊號、開關切換頻率及其諧波頻譜圖

理想的D類放大器應有100%的效率，其開關若處於導通狀態下，它的汲極與源極 間電阻RDS應為短路，截止狀態下汲極與源極間電阻RDS則為開路。實際上MOSFET電 晶體的導通電阻不會為零，而在開關切斷下仍會有少許洩漏電流流通，因此截止時的 電阻也不會無窮大，所以在開關上仍會有功率損耗。開關造成的功耗又稱為導通功 耗，導通時的電阻會和輸出負載如喇叭會形成分壓器，因此在選擇開關時通常以RDS越 小為考量，而截止電阻因阻值非常大，在計算效率時通常會忽略。大部份D類放大器的 損失是在輸出級產生，有三種主要損失來源，分別為開關電容損失、導通損失以及切 換損失。開關電容損失分為靜態損失及動態損失，靜態損失主要是由截止開關的洩漏 電流造成，理想的開關在截止時不應有電流流過，實際上會因二次效應如開關的次臨 界傳導(Subthreshold Conduction)、閘極的通道電流以及反向偏壓二極體的洩漏電流而 造成損失，假設這些電流量是一個常數，則此靜態損失可表為[20]、[21]： DD static static I V P = (2-4) 動態損失是由負載電容充放電所造成，平均功率為： sw DD T DD DD T DD DD dynamic i t dt CV f T V dt V t i T P 2 0 0 ) ( ) ( 1 = = =

∫

∫

(2-5) 開關的靜態損失比動態損失小很多，通常可忽略。導通損失是因開關導通時，開關電 阻值並非為零，所造成的損失，其值為： on o cond I R P = 2⋅ (2-6) 切換損失為開關切換時，因電壓及電流會同時出現在開關上所造成的損失，如圖2.6所 示，其值為： ) ( 2 1 ) ( ) (on coff c s o d sw V I f t t P = + (2-7) 三者相加即為D類放大器的損失，其效率為： sw cond dynamic L L Supply L P P P P P P P + + + × = × =100 100 %η (2-8)

圖2.6 開關切換瞬間的電壓及電流波形圖 當輸出功率很高時，導通功率為主要損失，若負載為6Ω的喇叭，而開關導通電阻 為0.2Ω，其效率就約為96%。另外由(2-7)式可知，若開關的切換頻率越快，所造成的 切換損失也越大，但根據前述，PWM頻率最好高出頻寬數十倍，若音頻頻寬20kHz， PWM頻率100kHz時，此時量得的THD約12%，而當PWM頻率300kHz時的THD則約為 1.3%，PWM頻率越高總諧波失真就越低，在功率損失與波形失真間變成一個權衡考量 的問題，故本文嘗試以較低的開關切換頻率來達成低波形失真。

2.2

單相半橋式

D類放大器分析

本節將推導單相半橋式D類放大器的模型，包含功率級及輸出濾波器的模型。

2.2.1

半橋式功率級模型

半橋式功率級操作原理 圖2.7為單相半橋式之D類放大器，共包含兩個開關。當上臂開關Q1導通時，下臂 開關Q2截止時，v 電壓為ao +VDC/2，而當上臂開關Q1截止，下臂開關Q2導通時，v 電ao 壓為−V_DC/2，可求出一個切換週期Ts內的平均輸出電壓v 為： ao 2 1 ₂ 2 d V d V v DC DC ao = ⋅ − ⋅ (2-9)

圖2.7 單相半橋式D類放大器 其中 1 d 為開關Q1的責任週期(Duty Cycle)，定義為： s on T t d₁ = (2-10) d2為Q2的責任週期。一個切換週期內，Q1與Q2不允許同時導通。即Q1與Q2導通時間為 互補： 1 2 1 d d = − (2-11) 將(2-10)式及(2-11)式代入(2-9)式，可得一個切換週期內的平均輸出電壓與輸入直流電 壓之關係為： 2 1 2 ₁ DC ao V v d − = (2-12) 脈寬調變波分析 脈寬調變由於易實現且原理清楚易懂，故常用於D類放大器的前級調變，一般常採 用的脈寬調變方法為正弦脈寬調變，或稱斜波調變法。其原理是將所產生之調變波與 一斜波或是三角波作比較，根據兩波形交會點來決定功率電晶體之切換時機。當控制 訊號vcontrol大於載波訊號vtri時，則輸出為+VDC/2，反之輸出為−VDC/2，如圖2.8。

圖2.8 脈寬調變波形圖 為了降低波形的失真，使得解調變後的波形與控制命令相符合，通常將斜波之頻率設 定在高頻之操作區，此即所謂之開關切換頻率。 依輸出電壓的極性，可將脈寬調變方式分成雙極性與單極性兩種。雙極性調變方 式僅需產生一組調變訊號，在控制方式上較為簡單，其調變電壓在+VDC/2與−VDC/2 之間變動，而單極性脈寬調變方式則需產生兩組調變訊號，但其調變電壓僅在+V_DC/2 與0之間作變化，本論文採雙極性調變方式。 假定開關切換頻率高於工作頻率數十倍以上時，則在每個開關切換週期內，可將 調變信號視為定值。一般而言為降低D類放大器的輸出總諧波失真，開關切換頻率通常 會高於工作頻率數十倍，故可在每個切換週期內將調變波視作定值。如圖2.9可知： t v V T control tri s 1 = ∧ ₄ (2-13) 上臂開關Q1導通的時間ton可表示為： 2 2 1 s on T t t = + (2-14) 因此，換流器上臂開關Q1導通的責任週期比為： ⎟ ⎟ ⎠ ⎞ ⎜ ⎜ ⎝ ⎛ + = = tri control s on V v T t d 1 _ˆ 2 1 1 (2-15)

0 = t 1 t ₂s T s s f T = 1 tri v tri Vˆ vcontrol ) on (Q1 ) on (Q2 2 d V 2 d V − ao v 1 t on T ao v 0 = t 1 t ₂s T s s f T = 1 tri v tri Vˆ vcontrol ) on (Q1 ) on (Q2 2 d V 2 d V − ao v 1 t on T ao v 圖2.9 雙極性PWM波形示意圖 將(2-15)式代入(2-12)式可得： 2 1 2 ₁ DC ao tri control V v V v d − = _∧ = (2-16) 由於半橋式功率級開關Q1導通時間是由脈寬調變所控制，故由(2-12)式與(2-16)式整理 可得一個切換週期的平均輸出電壓： control PWM control tri DC ao v K v V V v = _∧2 ⋅ = ⋅ (2-17) 其中： KPWM：橋式功率級增益(V/ V) VDC：直流鏈電壓(V) tri Vˆ ：脈寬調變三角波之最大振幅(V) 等效之半橋式功率級等效模型如圖2.10。

圖2.10 半橋式功率級等效模型圖

2.2.2

輸出濾波器分析

半橋式功率級的輸出為含有諧波成份之PWM訊號，為還原成類比訊號，需使用低 通濾波器將頻寬外的高頻諧波成份濾除，濾波器電感、電容值的設計除了考慮到二階 濾波器轉折頻率外，也關係著電感電流漣波及輸出電壓漣波的大小，本節將分析之。 電感電流漣波及輸出電壓漣波分析 如圖2.11所示為電感電流漣波波形，在上臂開關Q1導通時，電感電流上升，而當 上臂開關Q1截止時，電感電流下降，在開關導通時，電感兩端的電壓差為： o DC L v V v = − ∆ 2 (2-18) 又開關Q1導通時，電感電流為線性增加，故： on L L t L v i = ∆ ⋅ ∆ (2-19) 在一切換週期下，平均電壓 ao v 約等於輸出電壓v ，將(2-15)及(2-18)式代入(2-19)式： _o ] 2 1 [ 4 ) 2 1 ( 2 ) 2 ( 2 ⎟ ⎟ ⎟ ⎟ ⎠ ⎞ ⎜ ⎜ ⎜ ⎜ ⎝ ⎛ − ⋅ = + ⋅ − = ∆ DC ao s DC DC ao s ao DC L V v f L V V v T L v V i (2-20)

圖2.11 單相半橋式D類放大器電感電流漣波波形圖 由(2-20)式可知v 為變動量時，可視_ao ∆ 為i_L v 的函數，將(2-20)式兩邊對_ao v 微分： _ao s DC ao ao L f V L v v d i d ⋅ ⋅ − = ∆ _(2-21) 由(2-21)式可看出當v = 0時，_ao ∆ 會有極大值產生，故單相半橋式雙極性脈寬調變方i_L 式最大的電感電流漣波為： s DC L f L V i ⋅ = ∆ 4 max , (2-22) 輸出電壓漣波大小電容上電壓之變動量，輸出電壓漣波大小為流入電容的電感電 流漣波成份所造成，電容上電壓的變動量為： C Q v_o = ∆ ∆ (2-23) 因為電荷的變化量 Q∆ 為三角形面積，故電荷的變化量為： 2 2 2 1 i_L T_s Q= ⋅∆ ⋅ ∆ (2-24) 將(2-22)式及(2-24)式代入(2-23)式可得電容上最大的電壓漣波為： 2 max , 32 _s DC o f C L V v ⋅ ⋅ ⋅ = ∆ (2-25)

濾波器諧振頻率之決定 若輸出濾波器電路為理想，則可以推導輸出對輸入的關係為： 2 2 2 2 _{n n} n ao o s s v v ω ω ξ ω + ⋅ ⋅ + = , 1 , LC n = ω , 2 1 C L R = ξ LC f_n π 2 1 = (2-26) 決定開關的切換頻率為100kHz，額定輸出電壓為34.7V(rms)，額定輸出電流為 5.77A(rms)，為提供足夠的能量，決定輸入直流鏈電壓為60V。而最大漣波電流若需小 於40%，由(2-22)式可得到電感值需大於92µH，選用電感值100µH。故濾波器的諧振頻 率以16kHz來設計，根據(2-26)式可得到電容值為1µF。當輸出負載為8Ω喇叭，阻尼係 數可得知為0.625，以電感值100µH、電容值1µF、負載8Ω為係數的輸出對輸入頻率響 應圖如圖2.12，其二階轉移方程式為： 10 2 10

10

1

125000

10

1

⋅

+

+

⋅

=

s

s

v

v

ao o _(2-27) 102 103 104 105 106 -180 -135 -90 -45 0 P h ase ( d eg ) Bode Diagram Frequency (Hz) -80 -60 -40 -20 0 20 System: sys Frequency (Hz): 1.76e+004 Magnitude (dB): -3 M a gni tud e ( dB ) 圖2.12 濾波器之頻率響應圖

2.3

交錯式D類放大器分析

多相交錯式技術已廣範運用在電壓調整領域上，在直流轉直流或是直流轉交流的 應用上，為降低輸出電壓的漣波，一般做法是提高開關的切換頻率，然而此舉會造成 開關的切換損失增加，也降低了效率。多相交錯式的方法是使每相的切換命令有相位 差，而各相開關的切換頻率一樣，但是輸出的有效切換頻率提高了，此種作法的優點 是可以降低輸出電壓漣波的振幅，但確不會提高開關的切換損失[22]-[23]。 要瞭解交錯式的D類放大器的優點，最直覺的方法就是和一般非交錯式的D類放大 器做比較，圖2.13為三個單相半橋式的D類放大器，以並聯的方法連接，此種排列方法 即為典型的交錯式系統。固定開關頻切換頻率為100kHz，直流電源100V，在不使用交 錯式的控制方法，也就是說三個並聯的D類放大器的開關切換控制訊號一樣的情況下， 總電感電流為三個相同的單相電感電流相加，其諧波大小為單相的三倍。而使用交錯 式的控制方法，亦即控制第二相及第三相上臂開關控制訊號，使其分別延遲第一相上 臂開關120度及240度，總電感電流漣波為單相電感電流的三分之一，如圖2.14。故可 知，交錯式控制在不提高切換頻率的情況下，增加n相並聯，控制每相開關導通角差 n / 2π ，就可有效的降低總電感電流漣波n倍，要注意的是，總電感電流漣波的頻率亦 為單相電感電流漣波頻率的n倍。在本論文中採三相交錯式D類放大器架構。 單相半橋式的D類放大器最大輸出電感漣波電流及輸出漣波電壓分別如式(2-22)及 式(2-25)所推導，使用n相的交錯式D類放大器的最大輸出電感電流漣波為： s DC L f n L V i ⋅ ⋅ = ∆ 4 max , (2-28) 其中n為交錯式D類放大器所使用的相數。交錯式最大的輸出電壓漣波為： 2 max , ) ( 32 _s DC o f n C L V v ⋅ ⋅ ⋅ ⋅ = ∆ (2-29) 接下來我們要討論先定義兩個參數： p s eff p s f f _{,1 ,} = _,1 (2-30) ⋅ =

eff p s f _{,1 ,} 為單相D類放大器的有效切換頻率， fs,np,eff 為交錯式總電感電流的有效切換頻 率， f_s,_np為交錯式每相的切換頻率。假設交錯式(在此以三相做說明)與單相的D類放大 器輸入直流鏈電壓均為100V，單相的開關切換頻率為150kHz，交錯式每相的切換頻率 為50kHz，電感為100µH，電容為1µF，單相及三相的電感電流漣波均為1.67A，單相及 三相的輸出電壓漣波均為1.4V，故當限制單相及交錯式D類放大器，有相同的輸出電感 電流漣波及電壓漣波時，交錯式D類放大器每相的開關切換頻率的確可下降3倍，降低 了實現之困難度。 圖2.13 三相並聯連接之D類放大器示意圖 圖2.14 (a)未使用交錯式控制(b)使用交錯式控制之總電感電流波形圖

第 三 章

交錯式D類放大器數位控制器設計

本章的研究重點在於針對交錯式D類放大器補償器，藉著不同控制器分別的優點及 功用，利用多迴路整合的控制方法，希望達到所預期之穩壓效果。在閉迴路控制架構 上所採用的是多迴路控制策略，分為電流內迴路及電壓外迴路。電流迴路的目的在於 加強系統對於非線性負載發生時的反應速度;電壓迴路目的則在於加強系統的強健性及 穩定性，藉由電壓回授計算出電壓誤差量，經由電壓控制器並據以產生電流命令，使 得電感電流可針對輸出電壓的變化出迅速的反應，達到穩定輸出波形的目的[24]-[25]。

3.1

電流控制迴路

3.1.1

電流迴路比例控制器設計

在所提供的D類放大器控制架構中，電流迴路是最內層的控制迴路，目的在能夠準 確快速的追蹤電壓迴路所產生的電流電流命令，因此電流控制的好壞將影響到外部迴 路的響應優劣，換言之，若無法達到良好電流響應，電壓迴路的設計就失去意義。良 好的電流控制更能提高D類放大器的效率與性能，提升電壓迴路最終所能到達的頻寬。 預測型控制器，即是預測電流未來的波形，事先計算出其所需之控制命令，再藉由數 位閉迴路控制的方式，使得電流在下一個取樣週期的瞬間，達到所要求的位置。 若以下條件成立：開關切換頻率遠高於工作頻率、沒有無效時間(Dead-time)影響 且直流輸入鏈電壓為定值，根據第二章中橋式功率級的分析，由式(2-17)可得各相電感 電壓與橋式功率增益關係：

control C PWM Co control B PWM Bo control A PWM Ao v K v v K v v K v ⋅ = ⋅ = ⋅ = , , , (3-1) 其中： tri DC C PWM B PWM A PWM n PWM V V K K K K ˆ 2 , , , , ⋅ = = = = (3-2) n PWM K , 、KPWM,A、KPWM,B及KPWM,C為橋式功率級增益，根據式(3-2)，可得三相交錯式 D類放大器等效模型如圖3.1。 圖3.1 交錯式D類放大器模型圖

圖3.2 電流內迴路及交錯式D類放大器模型圖 圖3.2為電流內迴路以及交錯式D類放大器模型，其中在電壓及電流的迴授路徑上 有乘上一個增益，這是因為需將各迴授量縮小在ADC所能接受的範圍之內，各增益分 別為Kqv輸出電壓迴授增益、Kqc電感電流迴授增益、Kcp電流迴路比例控制器增益、 1/KPWMKqv電壓前饋回授增益。在電流迴路控制架構中，包含了輸出電壓的前饋補償 (Feed-forward)以及一個比例控制器。輸出電壓前饋補償之目的，在於負載變動時，使 電流迴路能不受輸出電壓的影響，輸出電壓的變動對於電流迴路可視為干擾源，在加 入此補償後，可將原本開迴路模型中的輸出電壓迴授訊號解藕，而不致於受輸出電壓 及負載變動影響，並可使電流迴路降為一階，便於控制器設計。此外三相交錯式的換 流器再加入輸出電壓的前饋補償後，各相電流迴路可視為不受輸出電壓的影響，假設 每相的電感值均相同，則電流迴路可視為三個電感並聯，其簡化模型如圖3.3所示。 圖3.3 簡化後之電流內迴路模型

根據圖3.3，電感電流閉迴路轉移函數為： PWM qc t c cp c c t PWM qc cp t PWM qc cp L Lt K K L u K u s u L K K K s L K K K i i = ⇒ + = + = * (3-3) 電流迴路控制器參數的設定，於s-domain下決定電流內迴路之頻寬後，由(3-3)可計 算出數值，再將此參數經由數位化實現。因電流閉迴路頻寬可近似其開迴路的增益交 越頻率，所以決定開迴路增益交越頻率即可決定閉迴路系統的頻寬，假設電流閉迴路 頻寬為64kHz，則電流迴路控制器參數為： 65 . 0 1 . 0 8 . 204 3 100 64 2 = × × × × = µ π k K_cp (3-4) 電流內迴路頻率響應如圖3.4。 -40 -20 0 20 40 M ag ni tude ( dB ) 103 104 105 106 107 -135 -90 -45 0 P h as e ( deg ) Bode Diagram Frequency (Hz) uncompensated compensated closed-loop

3.1.2

電流迴路模擬驗證分析

圖3.5為電流迴路步階響應，由圖中可看出電感電流幾乎完全追隨電流命令，此時 電流命令由2.5A切換至5A。電流迴路響應速度很快，電流輸出在10µs就可追上電流命 令，穩態誤差約在0.4A。圖3.6為模擬電流迴路命令為正弦波時之輸出響應。 0 1 2 x 10-4 -1 0 1 2 3 4 5 6 Time C u rre n t( A ) command response 10us 圖3.5 電流迴路步階響應模擬圖 0 1 2 3 x 10-4 -5 -4 -3 -2 -1 0 1 2 3 4 5 Time C u rr e n t(A ) command response 3us

3.2

電壓控制迴路

3.2.1

電流控制下之簡化模型

電壓外迴路將參考命令與回授量相減，將誤差訊號後送至電壓控制器，經運算得 到電流命令輸出，此電流命令送至電流內迴路，成為電流迴路的控制命令。若電流迴 路頻寬遠大於電壓頻寬，在頻域上，可將電流迴路視為單位增益，在時域上，由於電 流迴路具快速響應，因此可視電感電流為可控之電流源。圖3.7為換流器之簡化模型。 圖3.7 電壓迴路之簡化模型 圖3.8 電壓外迴路模型

電壓外迴路架構如圖3.8所示，與電流迴路類似，電壓迴路控制架構包含輸出電流 前饋補償以及一個電壓控制器。輸出電流前饋補償之目的，在於使電壓迴路不受輸出 電流變化影響，當換流器的的負載變動時，會反映於輸出電流上，可等效於輸出電流 瞬間變化，此變化對於電壓迴路可視為一擾動，加入輸出電流前饋補償可降低負載變 化影響。上述為在時域的觀點，在頻域下，假設輸出負載為純電阻性負載，則此負載 電阻與輸出電容會構成一低頻極點，若加入輸出電流前饋補償，則可消除此極點。如 圖3.9所示，在未加入輸出電流前饋補償時，輸出電壓與電流命令的轉移函數為： 1 1 1 1 1 1 * * + ⋅ = ⇒ ⋅ − ⋅ = sRC R K i v v R sC i sC K v qc L o o L qc o (3-5) 在加入輸出電流前饋補償後，輸出電壓與電流命令的轉移函數為： sC K i v v R sC v R sC i sC K v qc L o o o L qc o 1 1 1 1 1 1 1 1 * * ⋅ = ⇒ ⋅ + ⋅ − ⋅ = (3-6) 圖3.9 (a)未加入電流前饋補償(b) 加入電流前饋補償之電壓迴路模型圖

圖 3.10 加入電流前饋補償之頻率響應圖 圖3.11 電壓迴路簡化示意圖 圖3.11為簡化後的電壓迴路模型，電壓迴路控制器為比例積分控制器及相位領先控 制器。本文首先設計比例積分控制器調整電壓迴路閉迴路頻寬及改善穩態誤差，提高 系統響應速度。接著再根據已加入比例積分控制器下的開回路增益使用相位超前控制 器補償相位邊限至期望大小。 -60 -40 -20 0 20 40 M a gni tud e ( d B ) 103 104 105 106 -180 -135 -90 P h as e ( de g) Bode Diagram Frequency (Hz) R = 500ohm R = 5ohm

3.2.2

比例積分控制器設計

比例積分(Proportional Integral, PI)控制器最主要的目的在於消除穩態誤差，然而， 換流器輸出電壓為一時變系統，使用比例積分控制器，將會具有相位延遲，且有穩態 誤差。雖然此方法較簡單，但要使其無穩態誤差，其控制器設計較困難，所以PI控制 器參數之設定將藉由模擬之方式得出一組較佳的參數值，再於實作系統中進行適當的 微調。PI控制器轉移函數為： ) 1 ( ) ( s K K s C vi vp pi = + (3-7) 調整Kvp即調整開迴路增益大小，Kvi為控制器零點，採用此架構實現PI控制器時，當藉 由Kvp及Kvi調整開迴路增益或控制器零點時不會互相影響。加入PI控制器後之開迴路電 壓增益為： sC K K s K K s G qc qv vi vp vpi 1 ) 1 ( ) ( = ⋅ + ⋅ ⋅ s K s s K K_{cm vp} + _vi ⋅ = (3-8) 其中 C K K K qc qv cm ⋅ = (3-9) PI控制器設計步驟如下，首先令積分項增益Kvi為零，則此控制器為比例控制器，如同 電流迴路，可由已設定頻寬決定Kvp，則： s K K s G_vpi( )= cm vp (3-10) 閉迴路轉移函數為： qc v p p vpi vpi o fb o K C u u s u s G s G v v ⋅ ⋅ = ⇒ + = + = ) ( 1 ) ( * , (3-11)

圖3.12 補償前及補償後之電壓迴路頻率響應圖 設電壓迴路頻寬為50kHz，則可得Kvp為： 57 . 1 96 . 40 8 . 204 1 50 2× × × × ₌ = π k µ K_vp (3-12) 圖3.12為加入PI控制器後之頻率響應圖，加入PI控制器電壓迴路頻率響應頻寬以提 升至50kHz，相位增益邊限(Phase Margin, PM)為50度，實際數位實現中，PM會受零階 保持器延遲及奈氏頻率(Nyquist frequency)使得相位扭曲(warping)而造成PM下降，因此 通常會使用相位領先控制器來補償PM。相位超前控制器採z-domain方式設計，可以直 接對於數位化轉移函數之相位延遲作補償，相位領先控制器將在下一節中作說明。 -50 0 50 100 M a gni tud e ( dB ) 102 103 104 105 106 -180 -135 -90 P has e ( d eg) Bode Diagram Frequency (Hz) uncompensated compensated(PI)

3.2.3

相位領先控制器設計

Hewlett-Packard(HP) 公 司 於 1985 年 提 出 的 一 種 數 位 控 制 器 設 計 法 則 稱 為 Combination Method [26]，其主要目的為簡化使用者調整其數位補償器HCTL-1000的濾 波器參數，以提供一穩定且響應夠快的速度迴路控制。此方法的最主要優點為雖設計 為一數位控制器，但是使用者可以運用在s-plane或類比控制上的方法或理論來設計數 位控制器參數。在這種設計方法中，系統頻寬為一關鍵的設計指標，本論文將採用此 設計步驟來進行數位相位領先補償器之設計。 數位控制器之頻域分析 以Combination Method設計數位控制器時，控制器的型式如下： ] ][ ][ [ ] [ ] ][ [ ) ( B z z z A z K B z A z K z D + − = + − = (3-13) 其中極點項_[z/z+B]與零點項_[z−A/z]對原開迴路系統均會提供正的相位補償，所提 供的增益會隨著輸入訊號頻率不同而變化。常數增益K是一個獨立的增益因子，它可以 增加系統的增益以提供較高的頻寬，同時可補償極零點項所造成的增益衰減。此方法 利用極、零點的增益圖以及相位圖的分析技巧來設計器，根據這些增益與相位圖來決 定極點參數(B)、零點參數(A)與增益值(K)，以提供閉迴路系統足夠的相位領先與增 益，以便在步階響應的測試條件下達到所欲設計的系統頻寬。數位控制器的極點項轉 移函數為： B z z z P + = ) ( (3-14) 將z = ejωt_{代入(3-14)，整理後可得極點項的相位表示式為：} ] 1 Bcos Bsin arctan[ ] B arg[ ) ( + t t e e P _{j t} t j N p ω ω ω _ω ω = + = (3-15) 而極點項的大小表示式為： 1 ) ( e M t j N p ω _ω ω = + = (3-16)

為了方便設計者利用這些頻率響應圖做數位控制器參數的設計，先將頻率ω做正規化 (normalize)，所謂頻率的正規化就是將頻率乘上數位系統的取樣時間T，即： ) radians ( ] [ ] [ T N = ω ⋅ ω (3-17) 數位控制器的零點項轉移函數為： z A z z P( )= − (3-18) 將z = ejωt_{代入(3-18)，整理後可得零點項的相位表示式為：} ] Acos 1 Asin arctan[ ] A arg[ ) ( t -t e e P _{j t} t j N z _ω ω ω = ω _ω− = (3-19) 而零點項的大小表示式為： 2 2 ] sin A [ )] cos A 1 [( A ) ( t t e e M _{j t} t j N z ω _ω ω ω ω + − = − = (3-20) 一般系統的取樣頻率大多設計在閉迴路頻寬(BW)的10倍以上，即： BW) 10 ( × ≥ f (3-21) 若頻寬的單位為赫茲(Hertz)，則(3-24)可改寫成： ) BW 10 /( ) 2 ( × × ≤ π T (3-22) 由(3-20)可知正規化頻率為取樣時間乘以頻率，故將(3-25)化簡整理後可得： ω_N ≤(2×π) /10=0 628 (3-23) . Combination Method之設計步驟 利用極、零點的相位圖以及增益圖來設計一相位領先補償器極點(B)、零點(A)及增 益(K)等參數的步驟敘述如下： (1) 將零階保持器以時間延遲模型代換後，併入原受控體做為新的開迴路系統。 (2) 設定系統經控制後欲達到的補償規格：(i)相位邊限PMC、(ii)頻寬大小(BW)。

(3) 將閉迴路系統欲達到的頻寬對取樣時間做頻率正規化後，做為新的增益交越頻 率ω_c，求出未補償系統在頻寬正規化頻率為ωc時的大小值MU(ωc)及相位邊限值 PMU。定義一增益量KF為MU(ωc)值的倒數： ) ( 1 c U F M K ω = (3-24) (4) 計算欲達到的相位邊限PMC與未補償前系統的相位邊限值PMU的差值PL： MU MC L P P P = − (3-25) (5) 在頻寬正規化頻率ωc決定的限制下，根據極點項的相位圖盡可能選擇一個夠大 的極點值B，因較大的B值有助於系統響應速度的加快。且數位控制器中的極 點項可提供正相位Pp(ωc)，因此可用來補償不足的相位邊限。經過極點項的相 位補償後，剩下仍需要補償的角度即為零點項所需貢獻的相位Pz(ωc)為： ) ( ) ( c L p c z P P P ω = − ω (3-26) (6) 此時，極點項所貢獻的增益值Mp(ωc)也可利用極點項的增益圖加以決定。 (7) 根據(3-26)所求出的Pz(ωc)及ωc，利用零點項的相位圖即可決定出零點A之參數 值。又在零點A決定後，配合頻寬正規化頻率ωc即可由零點項的增益圖找出零 點項所貢獻的增益值Mz(ωc)。 (8) 因為頻寬正規化頻率ωc設定為補償後系統新的增益交越頻率，故數位控制器的 增益值K必須使補償後系統在頻率為ωc時的增益為1，K值可由下式計算得到： )] ( )][ ( [ p c Z c F M M K K ω ω = (3-27) 根據以上的設計步驟，即可決定出數位控制器 ] [ ] ][ [ B z A z K D(z) + − = 的各個參數，圖3.13所 示為Combination Method之設計流程圖。在設計完控制器，對閉迴路系統進行步階響應 的時域測試，以其上升時間估計系統響應速度或頻寬，以驗證能否達到設計規格。

圖3.13 Combination Method之設計流程圖 相位領先控制器參數設定 我們使用前述之相位領先控制器設計流程，來設定相位領先控制器參數。再加入 零階保持器後，此時的受控廠為一比例積分控制器以及簡化後的電壓迴路模型，將s-domain的轉移函數經Z轉換後，其轉移函數為： 2 1 ) 1 ( ] 1 ) 1 [( ) 1 ( ) 1 1 ( ] 1 [ ) 1 ( ) ( ) ( ) ( 1 − − + = − ⋅ − ⋅ ⋅ + ⋅ = ⋅ − Ζ ⋅ + ⋅ = ⋅ = − − = − z z T K T K K z T K z z T K K s K s e s K K z G z D z G s vi s cm vp s cm s vi vp cm sT T z s vi vp v pi vpi s (3-28) 各增益值如下：Kvp = 1.57、Kcm = 200k、Ts = 1.667µs、KviTs = 9.51e-3，整理(3-28)式： ) 99 . 0 ( 5283 . 0 ) (z = z− G (3-29)

根據圖3.13的流程圖，來決定相位領先控制器的各項參數，先決定未補償前系統的 相位邊限，此時的相位邊限PMU約為43.5度，若期望補償後的相位邊限PMC為75度，表 示相位領先控制器還要再補償的角度PL為31.5度，若預期達到頻寬為50kHz，將其正規 化後可得ωc = 0.5236(radians)。接著選定一適合的B點，我們先令B值為0.4，對照圖3.14 至圖3.15，可得到極點項提供的相位約為8.3度，極點項提供的增益為0.73。PL扣掉極點 項所提供的角度，剩下的角度就是零點項所需要提供的，經計算零點項要補償的相位 為23.2度，對照圖3.16及圖3.17可得到所需的A值為0.5，而零點項提供的增益為0.62。 在決定A、B值後，接下來我們要求相位領先控制器的增益K，因為我們已由極點項及 零點項知道其所提供之增益，且已知未補償前系統在所需頻寬的增益，根據式(3-27)， 可計算出相位領先控制器的K值為2.2，至此已得相位領先控制器的各參數： 4 . 0 5 . 0 2 . 2 ) ( + − = z z z D (3-30) 補償前及補償後的開迴路頻率響應圖如圖3.18，可看出頻寬為50kHz，相位邊限 PM約為75度，確實達到了數位控制器預定的設計目標。

圖3.15 極點項所提供之增益圖

圖3.17 零點項所提供之增益圖

3.2.4

電壓迴路模擬驗證分析

圖3.19為電壓迴路步階響應模擬波形，由圖中可看出輸出電壓幾乎完全追隨電壓命 令，此時電壓命令由20V切換至40V。電壓迴路響應速度很快，輸出電壓在11µs就可追 上命令，且穩態誤差在0.2V以下。圖3.20為模擬電壓迴路命令為正弦波時之輸出響應， 此時輸入訊號為5kHz正弦波，輸出電壓落後命令約4µs。數位控制器中電壓及電流迴路 的各控制器參數如表3.1。 0 0.5 1 1.5 x 10-4 -5 0 5 10 15 20 25 30 35 40 45 Time V o lt age( V ) response command 11us 圖3.19 電壓迴路步階響應模擬圖

0 0.5 1 1.5 x 10-4 -20 -15 -10 -5 0 5 10 15 20 Time V o lt ag e( V ) response command 4us 圖3.20 電壓迴路命令為正弦波之輸出響應模擬圖 表 3.1 數位控制器各控制器參數表 名稱 說明 數值 Ts 取樣頻率 1/600e3 Kcp 電流迴路比例控制器增益 0.65 Kqc 電流訊號迴授增益 204.8 Kqv 電壓訊號迴授增益 40.96 KPWM 橋式功率增益 0.1 KVff 電壓前饋迴授補償增益 0.244 Kvp 比例積分控制器增益項 1.57 Kvi 比例積分控制器零點項 5170 K 相位領先控制器增益項 2.2 A 相位領先控制器零點項 0.5

第 四 章

交 錯 式 D 類 放 大 器 控 制 晶 片 系 統 規 劃

及 實 現

4.1

發展軟體介紹

在開發整個控制晶片的過程中，會使用到的軟體有Altera公司的FPGA開發軟體， 其包括了Quartus II、SOPC Builder、NIOS II IDE，以及整合模擬軟體Simulink。電路的 設計、合成及時序分析都在Quartus II中完成，SOPC Builder的功能是可快速的架構一 個包含了處理器、週邊裝置、記憶體的系統，NIOS II IDE是一個C/C++的環境，提供 使用者撰寫程式來控制在SOPC Builder中所架構的系統，最後在晶片功能的驗證方面， 除了可將所設計之晶片放在Simulink，模擬功能是否正確外，更可透過RS232介面將 FPGA中的資料傳送回Simulink中，比較實際波形與模擬波形間的差異。

4.1.1 Q

UARTUS

II介紹

Quartus II為一完整平台設計環境，它是可程式化晶片系統設計的綜合性環境，針 對FPGA、CPLD設計提供解決方案。使用圖形化的介面、EDA或是指令列工具及大量 的內建元件庫，提供了設計者快速而方便的電路設計平臺。圖4.1為Quartus II的設計流 程，在此設計流程中，使用者可依不同需求，省略某些步驟或是變動步驟程序。以下 步驟描述Quartus II做FPGA設計的基本流程： z 建立一個新專案並指定所使用的元件系列。 z 使用文字編輯方式如Verilog HDL、VHDL或Altera硬體描述語言來做單體元件 的設計，或是利用內建的邏輯閘，排列組合已得到所需要之邏輯功能，此外亦

可使用Megafunciton所產生的功能方塊，例如：鎖相迴路、算數運算單元或是 記憶體等來做電路的設計，最後將整個電路存成最上層的方塊圖庫 (*.bdf)。 z 使用Assignment Editor指定FPGA輸出入腳位、Setting對話框指定電路合成所需 要的限制，例如面積、速度等，或使用SOPC Builder來建立嵌入式系統。 z 對設計進行編譯，包含了分析及電路合成設計、配合所選定的FPGA系列做電 路配置及繞線設定、時序的模擬分析等，最後產生可下載至FPGA中的硬體燒 錄檔 (*.sof)以及 (*.pof)。 z 在將硬體燒錄檔下載至FPGA之前，可先使用模擬器對設計進行時序的模擬， 已驗證其功能是否正確，使用者自行設定電路的輸入訊號及模擬時間長短 (*.vwf)，以得到模擬輸出以及各元件間傳遞延遲的時間，必要時可在Floor plan中改變邏輯配置，修改各元件間的延遲時間，使符合所需。 z 因為週邊電路大多為類比電路，故在模擬部分，會先搭配Simulink將所設計的 電路與類比元件搭配，確定動作無誤後，才會下載至FPGA中，再使用示波器 觀察輸出波形，或是配合週邊電路測試整體系統是否正確。圖4.2為Quartus II 使用者環境介面，上述各步驟均在此環境下完成。

圖4.2 Quartus II軟體設計平臺

4.1.2 SOPC

B

UILDER

介紹

隨著科技進步，IC的設計將朝向高速、小面積、低功耗、多媒體的功能邁進，也 因此，將整個系統規劃在一個晶片中並非不可能，系統晶片SOC (System on Chips) 就 是在這種情況下產生的。顧名思義，系統晶片就是將整個系統包含於一顆晶片中，其 包括了類比電路、數位電路、記憶體、通訊介面等。然而在整合上，卻面臨了一些問 題，例如類比和數位電路間的雜訊隔離問題，或是因電路複雜度不同，所帶來的製程 問題等。有鑑於此，FPGA製造商Altera公司提供了一種靈活而高效率的解決方案， SOPC Builder。 SOPC Builder是一套功能強大的系統創造工具，使用者可以自行定義該系統所需之 處理器、週邊裝置、計憶體等，快速的產生硬體描述檔，並可將此系統與所設計的硬 體電路整合至FPGA中，發揮FPGA強大的處理能力。與傳統的設計方式相比，此種設 計方式不僅彈性大，更重要的是效率高。這套軟體提共了一些常用的IP資料庫，使用 者如果有需要，將其加入在系統中就可應用，SOPC Builder可自行設定各元件的記憶體 位址及中斷權限，也可由使用者自行定義。圖4.3為SOPC Builder的使用介面，由左起

依序為可用元件庫、已選用元件庫以及記憶體中斷配置。使用者由可用元件庫中選取 欲使用裝置後，該裝置即一一出現在已選用元件中，滑鼠左鍵雙擊該裝置便可修改其 內部設定，而記憶體的位置及中斷權限可由此軟體自行定義。所有裝置都選用完畢， 按下右下角的產生鍵，就可以產生一個由使用者自行定義的系統了。以圖4.3為例，此 系統包含了一個NIOS處理器、可儲存大量資料的動態記憶體DDR SDRAM、輸出入的 腳位等、串列傳輸介面UART等。 當包含處理器系統的電路設計完成後，可透過Altera的下載線ByteBlaster將硬體設 計燒錄檔下載至FPGA中，然而此時該系統仍然無法正常運作，使用者需在NIOS II IDE 的環境中，撰寫C語言程式來存取、控制該系統，其後才為設計者所使用。也就是說， SOPC Builder建立了一個系統，而使用者必須撰寫程式來做控制。按此方法，系統設計 者不再需要自行設計各裝置電路，但卻可在幾分鐘之內，就產生了一個可以運用的系 統，並連結至FPGA電路，此軟體提供了一個極有效率的設計捷徑。 圖4.3 SOPC Builder使用介面

4.1.3 NIOS

II

IDE介紹

NIOS II IDE為一圖形式介面的軟體發展平臺，在此軟體中可完成專案產生、編輯 程式、組譯、除錯等工作，在此環境下，NIOS II IDE將使用者的程式透過硬體抽象層 的介面轉換，直接與SOPC Builder產生的硬體裝置做溝通。當使用者開啟新專案的同 時，NIOS II IDE會為使用者針對該系統，自動產生硬體抽象層的資料庫，其內為系統 的硬體驅動程式，故使用者僅需編寫C語言來存取使用的裝置，而無需負責硬體電路的 驅動程式撰寫，當然有時可能有使用者自行定義的裝置想加入使用，此時也可按照規 定之語法，編寫該裝置驅動程式便可使用。圖4.4為使用者軟體與硬體間之階層圖。 NIOS II 的工作環境如圖4.5，稱此為工作檯，大致可分為三個區域，分別為檔案 總管區、程式編輯區及處理訊息回報區。在檔案總管區可觀察到該目錄下有哪些已建 立的專案，並且可以打開裝置驅動程式庫，查詢使用該裝置應呼叫何種函數，在程式 編輯區可以編輯C語言的程式，而在處理訊息回報區會顯示目前處理的進度，當程式有 錯誤時亦會回報在此區域中。以下將簡單描述基本的操作流程： z 建立一個新專案並指定一個由SOPC Builder產生的系統。 z 產生專案，此動作會產生系統資料庫，並編譯所寫的C程式是否正確，最後將 結果回報在訊息回報區中。 z 若專案產生無誤，首先將FPGA的硬體燒錄檔 (*.sof)透過下載線傳送至FPGA 中，然後點選NIOS II IDE中的run指令，選擇是要先以軟體模擬還是直接以 FPGA來執行程式。假若程式確定無誤，此時的NIOS已可正確動作。 z 假若程式執行不如預期，也可用debug功能，針對程式一步一步的除錯，同樣 的除錯功能也可選擇以軟體模擬除錯。 圖4.4 NIOS II系統階層圖

圖4.5 NIOS II軟體工作平臺

4.1.4 S

IMULINK

介紹

Matlab軟體在今日工程領域應用中非常普遍，為線性及非線性動態系統模擬與分 析上不可或缺的工具軟體，除了內建函數及指令的功能之外，針對特殊應用的領域也 設計了不同的工具盒，Simulink即為其所提供之一。Simulink提供圖形化的使用者界 面，只要在視窗中使用滑鼠做拖曳的動作，就可以像將所有的元件組合起來，而不需 要以程式的方式來描述整個系統，大幅的省略了撰寫程式的時間。 Simulink提供了各式各樣功能的方塊，使用者根據所需建構不同的模型，在此我們 欲建立一個結合數位控制器與受控廠的模擬平臺。當數位控制器以硬體描述語言實現 後，在一般的模擬軟體中，僅能對於數位電路做波形模擬，藉由觀察訊號變化來判定 功能是否正確，而無法與類比的受控廠做結合模擬，也因此在不確定與受控廠結合後 動作會否正常的情況下，增加了將程式燒錄到實際控制平臺上的風險，針對於此， Simulink提供了非常強的支援功能，可與VHDL的模擬軟體Modelsim連結，做一個整合 性的驗證，使用者僅需在Simulink中加入Modelsim的方塊，並按照所規定的語法定義該 方塊，就可與Simulink的所有方塊做連結。圖4.6為一結合Modelsim方塊與交錯式D類放