氮化鎵上橋閘極驅動電路

圖3.5 感性負載之下橋驅動電路模擬圖

3.2 氮化鎵上橋閘極驅動電路

前一章中討論到的上橋驅動電路雖然可以切換空乏型電晶體，但是需要另外 設計一個電路提供浮動電壓源，且在控制上也無法直接使用PWM 控制器提供的 正訊號作控制，如此將增加電路的複雜性，其切換速度也會因為龐大的附加電路 而變慢，無法適用於高頻操作的氮化鎵電晶體。為了使控制簡單，本研究將下橋 閘極驅動電路的架構直接應用於上橋驅動電路中，其電路架構如圖3.6。

上橋驅動的方式使用之前介紹過的自舉式電路，利用自舉電容提供功率電晶 體穩定的 VGS，由於添加了 C2 和 D2 在驅動電路中，使自舉式電路的操作方式 與加強型的操作方式相同。在功率電晶體導通其間，為了控制驅動電路還需要添 加一個能耐高壓的 Level Shifter 電路。但隨著操作的電壓提高，耗損在 Level Shifter 上的能量也會愈多，要提升驅動電路的效率，勢必要減少流過 Level Shifter 的電流，所以Level Shifter 開啟的時間是愈短愈好。

若要維持住控制訊號又要減少Level Shifter 開啟的時間，則需要在驅動電路 和Level Shifter 之間添加一個閂鎖電路，如此便可以利用脈衝訊號來控制上橋驅

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動電路，達到節能的效果。

圖3.6 氮化鎵上橋驅動電路

3.2.1 閂鎖電路

閂鎖電路一般使用於數位電路之中，為儲存資訊的一種方式，最常見的就是 SR 閂鎖電路，又可分為 NOR 閘型式和 NAND 閘型式兩種。圖 3.7 為閂鎖電路 及其觸發方式，此種電路的特性就是觸發後可以維持相同的狀態直到下一次觸發 時才會改變。

圖3.7 (a)閂鎖電路示意圖 (b)NOR 閘之觸發情形 (c)NAND 閘之觸發情形

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為了配合高壓位準調節電路所輸出的訊號，本研究選擇 NAND 閘型式的閂 鎖電路，實際的電路圖如圖3.8 所示，由兩顆 PMOS 和兩顆 NMOS 組成。其操 作原理為：當脈衝訊號導通M3 時，Q 點電壓會被拉到高電位，此時 M2 導通使 Q為低電位，注意到 M3 只需要導通很短的時間， Q 點電壓就能維持在高電位，

一直到脈衝訊號導通M4 時，Q 點電壓才會改變。當 M4 導通時，Q電壓被拉到 高電位使M1 導通，導致 Q 點電壓變為低電位。同樣的，M4 只需要很短的導通 時間， 就能將 Q 點電壓維持在低電位。

圖3.8 閂鎖電路的實際架構

注意到當脈衝訊號觸發閂鎖電路的時候，會有一段時間是被觸發的 PMOS 與其串連的NMOS 同時導通，直到 Q 或者Q被拉到高電位才會使 NMOS 關閉。

但此時Q 或者Q電壓是由 NMOS 和 PMOS 等效電阻的分壓來決定，而 PMOS 的 等效電阻通常都大於 NMOS，如此極有可能會造成 Q 或者Q電壓不足以導通 NMOS 的情況，為了解決這個現象，需要串聯一個電阻提高 Q 或者Q的分壓，如 圖3.9 所示。

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圖3.9 修改後的閂鎖電路

3.2.2 高壓位準調節電路

一般的高壓位準調節電路如圖2.2 中的虛線部分所示，當 Q1 導通時，Level Shifter 的輸出電壓為 R1、R2 的分壓；當 Q1 關閉時，輸出電壓為 VDD。但是此 作法在Q1 導通時，將產生大量的能量損耗，降低整體效率。為了提高驅動電路 的效能，Level Shifter 中的電晶體開啟的時間愈短愈好。如圖 3.10 所示，本研究 將利用兩組Level Shifter 來“觸發＂閂鎖電路，並利用閂鎖電路維持驅動所需要 的訊號。

在這個架構中因為 Level Shifter 的功能只是要觸發閂鎖電路，所以 M1 和 M2 的導通時間可以很短，如此可減少流過此 Level Shifter 的電流，提升上橋驅 動電路的效率。注意到圖中的B 點其實就是自舉電容的正端，其電壓會隨著 Vout

的有所變化，當上橋電晶體關閉、Vout為 0V 時，B 點電壓會約等於 VCC；當 Vout上升至 VDD 之後，B 點電壓也會上升到VCC VDD。所以 B 點的電位幾乎 就等於V VDD。

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圖3.10 高壓位準調節電路觸發閂鎖電路示意圖