空乏型閘極驅動電路介紹

空乏型電晶體與加強型電晶體的不同在於其臨界電壓（Threshold Voltage, VTh）為負值，所以當 VGS 為零時電晶體導通；VGS為負值時電晶體關閉。為了 驅動空乏型電晶體，可以利用一 MOSFET 與高效能之空乏型元件結合，使之成 為一複合式的加強型元件（如圖2.5），如此便可利用現有的加強型電晶體驅動技 術來進行元件開關控制[13]。但是這種作法會增加功率元件的導通電阻使效能降 低，且操作溫度也會被 MOSFET 限制而無法提升。在保有材料優勢的情況下，

本文將介紹三種空乏型驅動電路[14]。

圖2.5 JFET/MOSFET 複合式加強型元件

 下橋空乏型驅動電路 I

如圖 2.6，此驅動電路是由一個 NMOS 和一個 PMOS 組成圖騰式的電路架 構，其操作方式也與加強型驅動電路相同，不同之處在於電路之中的 PMOS 源 極由VCC改為接地（GND），而原本NMOS 的源極也由接地改為連接負的電壓源 VSS。當 M1 導通、M2 關閉時，VGS約為 0V 使電晶體導通；當 M1 關閉、M2 導通時便藉由 VSS 提供負的 VGS 來關閉空乏型電晶體，在設計上只需要符合

|VSS| |V |此一關係式即可。此驅動電路有兩個需要解決的問題，其一是要額

15

外設計電路以提供負電壓源；其二是PWM 控制器的邏輯訊號為正，無法直接控 制此驅動電路，需要添加Level Shifter 將正訊號轉為負訊號。

圖2.6 空乏型驅動電路一

 下橋空乏型驅動電路 II

圖 2.7 為另一種空乏型電晶體的閘極驅動方式。M1 和 M2 同樣組合成圖騰 式架構，但是在電晶體閘極之前添加了 C1 和 D1，用以提供負的 VGS使電晶體 關閉。其操作方式如下：當 M1 導通、M2 關閉時，VCC 經由 M1、C1、D1 形 成的迴路對C1 充電使其跨壓約等於 VCC，此時 C1 的負端電壓趨近於 0V 使功 率電晶體導通；當 M1 關閉、M2 導通時，C1 的正端電壓被拉到 0V，因為 C1 兩端電壓差使其負端電壓（ML的閘極電壓）為 VCC而將功率電晶體關閉。由於 功率開關的VGS值是由VCC 決定，所以操作上需符合 VCC |V |的條件。此驅 動電路的好處為不需要額外添加負電壓源，PWM 的邏輯訊號亦可直接控制此驅 動電路，省去設計Level Shifter 電路的麻煩。

16

圖2.7 空乏型驅動電路二

 上橋空乏型電路

圖2.8 為上橋閘極驅動電路，其架構與加強型的自舉式電路非常類似，都是 利用自舉電容來提供閘極需要的電壓。圖中 C1、D1 和浮動電壓源 VC2 形成新 的空乏型自舉式電路，有別於加強型的自舉電容是在功率電晶體關閉時被充電，

此電路的充電時機則在功率電晶體導通時。其操作原理如下：當 M1 導通、M2 關閉時，Mtop的VGS為0V 使其導通並使 Vout電壓（C1 的正端電壓）被拉到 VDD，

此時C1 的負端電壓約等於 VDD-VC2，VDD 則藉由 MH、C1、D1、VC2 形成的 迴路對 C1 充電，所以當 C1 被充飽時其跨壓會約等於 VC2。當 M1 關閉、M2 導通時，MH的閘極電壓VGS約為-VC2 而被關閉，其源極電壓會下降至 0V，這 段過程空乏形元件的 VGS藉由 C1 維持在-VC2，使其持續關閉。當 Vout電壓為 0V 時，自舉電容 C1 的負端電壓會低於 0V，約為-VC2。

17

圖2.8 上橋空乏型驅動電路

此作法雖可以解決空乏型電晶體上橋驅動的問題，但是在實際應用上會有困 難，最大的問題就在於需要額外提供電壓源，除了要設計 VC2 這個浮動電壓源 之外，當自舉電容 C1 的負端，也就是 M2 的源極電壓為負的時候，M2 的閘極 電壓也要為負才可關閉，所以還要另外設計出產生負電壓源的電路，且在M1 和 M2 的切換上也無法直接使用正訊號作控制，增加其實現的困難度。

18

第三章

氮化鎵電晶體閘極驅動電路設計

氮化鎵元件應用於功率開關的優勢在第一章已經介紹許多，本章將提出一適 合氮化鎵電晶體，且完整的上下橋閘極驅動電路，包括上橋的高壓位準調節電路

（High Voltage Level Shifter），閂鎖電路（Latch Circuit），正－負電壓位準調節電 路（Positive to Negative Level Shifter），啟動電路（Start-up Circuit）等，並利用 HSPICE 電路模擬軟體驗證其可行性，最後再計算此電路的功率損耗。

3.1 氮化鎵下橋閘極驅動電路

氮化鎵電晶體在使用上需要克服許多問題，首先就是氮化鎵材料為空乏型電 晶體，所以控制器產生的控制訊號並不能直接用來驅動氮化鎵元件。在上一章節 中介紹的第二種驅動電路可直接使用正訊號進行控制，適合作為氮化鎵電晶體的 閘極驅動電路使用，本文將討論其細部運作的情形。

3.1.1 電路運作方式

圖 3.1 為氮化鎵下橋閘極驅動電路，若將 M1、M2 導通時等效成一大小為

RDS(on)的電阻，M1、M2 關閉時則等效成開路（Open Circuit），即可將其簡化成

如圖3.2 的等效電路。以下將此電路的運作模式分成三個部分做描述：

19

圖3.1 氮化鎵下橋驅動電路

(1) 狀態一：

在電路運作之初，C1 電容內並沒有儲存電荷，所以跨壓為 0V。當控制訊號 使M1 導通、M2 關閉時，VCC 將經由 M1、C1、D1 的迴路對 C1 充電，充飽後 C1 跨壓約為 VCC。此時功率電晶體的 VGS約為 0V，為導通狀態，其等效電路 圖如圖3.2（a）所示。

圖3.2 下橋等效電路

(a)  (b)

20

(2) 狀態二：

當M1 導通、M2 關閉，此時 C1 的正端會被拉到 0V，造成其負端電壓約為 -VCC，藉此提供負的 VGS關閉空乏型電晶體，其等效電路圖如3.2（b）所示。

由於Ciss的關係，C1 的跨壓並非定值，當其正端被拉到 0V、負端電壓下降 的同時，其儲存的電子將會跑到Ciss內使其跨壓為負。詳細的流程如圖3.3 所示。

(3) 狀態三：

當控制訊號使M1 導通、M2 關閉時，VCC 將對 C1 充電，其等效電路圖與 狀態一相同（圖3.2(a)），不同的是 C1 的跨壓並非從 0V 開始上升。在狀態三區 間結束後，將會接續狀態二區間的操作情形，而狀態一的運作情形只有在一開始 時會發生，之後做開關切換時便可忽略狀態一的情形。

圖3.3 電容 C1 與 Ciss的關係圖

21

3.1.2 模擬結果

將上述電路分別添加阻性與感性負載後，於HSPICE 模擬軟體進行模擬，其 中VCC 為 6V、C1 為 100nF、阻性負載為 0.2 歐姆、感性負載為 0.5mH，功率電 晶體的操作電壓/頻率為 24V/100kHz。模擬結果如圖 3.4 和圖 3.5 所示。

圖3.4 為阻性負載的模擬圖，圖中所示的波形依序為下橋的控制訊號、電容 C1 的跨壓變化、功率元件的閘-源極電壓差和輸出訊號。由 C1 的跨壓變化可以 看出狀態一確實只存在於電路開始運作時，之後的電路操作只有狀態二和狀態三 在相互切換而已。由模擬圖也證實此電路可用6V 的輸入訊號控制空乏型電晶體 操作在24V、頻率為 100kHz 的條件下。

圖3.4 阻性負載之下橋驅動電路模擬圖

圖3.5 為阻性負載的模擬圖，圖中所示的波形依序為下橋的控制訊號、電容 C1 的跨壓變化、功率元件的 VGS和輸出訊號。與圖 3.4 相同，各個波形的切換 狀況並不會因為負載改變而有產生變化。由模擬圖也證實在感性負載下，此電路 依然可以操作在24V、頻率為 100kHz 的條件下。

22

圖3.5 感性負載之下橋驅動電路模擬圖

3.2 氮化鎵上橋閘極驅動電路

前一章中討論到的上橋驅動電路雖然可以切換空乏型電晶體，但是需要另外 設計一個電路提供浮動電壓源，且在控制上也無法直接使用PWM 控制器提供的 正訊號作控制，如此將增加電路的複雜性，其切換速度也會因為龐大的附加電路 而變慢，無法適用於高頻操作的氮化鎵電晶體。為了使控制簡單，本研究將下橋 閘極驅動電路的架構直接應用於上橋驅動電路中，其電路架構如圖3.6。

上橋驅動的方式使用之前介紹過的自舉式電路，利用自舉電容提供功率電晶 體穩定的 VGS，由於添加了 C2 和 D2 在驅動電路中，使自舉式電路的操作方式 與加強型的操作方式相同。在功率電晶體導通其間，為了控制驅動電路還需要添 加一個能耐高壓的 Level Shifter 電路。但隨著操作的電壓提高，耗損在 Level Shifter 上的能量也會愈多，要提升驅動電路的效率，勢必要減少流過 Level Shifter 的電流，所以Level Shifter 開啟的時間是愈短愈好。

若要維持住控制訊號又要減少Level Shifter 開啟的時間，則需要在驅動電路 和Level Shifter 之間添加一個閂鎖電路，如此便可以利用脈衝訊號來控制上橋驅

23

動電路，達到節能的效果。

圖3.6 氮化鎵上橋驅動電路

3.2.1 閂鎖電路

閂鎖電路一般使用於數位電路之中，為儲存資訊的一種方式，最常見的就是 SR 閂鎖電路，又可分為 NOR 閘型式和 NAND 閘型式兩種。圖 3.7 為閂鎖電路 及其觸發方式，此種電路的特性就是觸發後可以維持相同的狀態直到下一次觸發 時才會改變。

圖3.7 (a)閂鎖電路示意圖 (b)NOR 閘之觸發情形 (c)NAND 閘之觸發情形

24

為了配合高壓位準調節電路所輸出的訊號，本研究選擇 NAND 閘型式的閂 鎖電路，實際的電路圖如圖3.8 所示，由兩顆 PMOS 和兩顆 NMOS 組成。其操 作原理為：當脈衝訊號導通M3 時，Q 點電壓會被拉到高電位，此時 M2 導通使 Q為低電位，注意到 M3 只需要導通很短的時間， Q 點電壓就能維持在高電位，

一直到脈衝訊號導通M4 時，Q 點電壓才會改變。當 M4 導通時，Q電壓被拉到 高電位使M1 導通，導致 Q 點電壓變為低電位。同樣的，M4 只需要很短的導通 時間， 就能將 Q 點電壓維持在低電位。

圖3.8 閂鎖電路的實際架構

注意到當脈衝訊號觸發閂鎖電路的時候，會有一段時間是被觸發的 PMOS 與其串連的NMOS 同時導通，直到 Q 或者Q被拉到高電位才會使 NMOS 關閉。

但此時Q 或者Q電壓是由 NMOS 和 PMOS 等效電阻的分壓來決定，而 PMOS 的 等效電阻通常都大於 NMOS，如此極有可能會造成 Q 或者Q電壓不足以導通 NMOS 的情況，為了解決這個現象，需要串聯一個電阻提高 Q 或者Q的分壓，如 圖3.9 所示。

25

圖3.9 修改後的閂鎖電路

3.2.2 高壓位準調節電路

一般的高壓位準調節電路如圖2.2 中的虛線部分所示，當 Q1 導通時，Level Shifter 的輸出電壓為 R1、R2 的分壓；當 Q1 關閉時，輸出電壓為 VDD。但是此 作法在Q1 導通時，將產生大量的能量損耗，降低整體效率。為了提高驅動電路 的效能，Level Shifter 中的電晶體開啟的時間愈短愈好。如圖 3.10 所示，本研究

一般的高壓位準調節電路如圖2.2 中的虛線部分所示，當 Q1 導通時，Level Shifter 的輸出電壓為 R1、R2 的分壓；當 Q1 關閉時，輸出電壓為 VDD。但是此 作法在Q1 導通時，將產生大量的能量損耗，降低整體效率。為了提高驅動電路 的效能，Level Shifter 中的電晶體開啟的時間愈短愈好。如圖 3.10 所示，本研究