2.1 研究背景回顧
2.1.2 氧對 NILC 之影響
以鎳金屬誘發結晶技術目前被熱烈的研究中。在2003年Y.D Lin及Sermon
Wu等人[ 2-2]報導過，當Ni(鎳，Nickel)及NiO(氧化鎳，Nickel Oxide)在550℃下
對a-Si(Amorphous Silicon)薄 膜 誘 發 側 向 結 晶 ， 並 在 退 火 過 程 中 通 N2及O2氣
此步驟是為了要模擬平面顯示器的玻璃基板(Glass Substrate)，在成長氧化 層之前，先以傳統的 RCA clean 清洗矽晶圓(Silicon Wafer)，其流程如下表 2-1：
表 2-1 RCA clean 步驟 Chemical Vapor Deposition)成長 1000 Å 的 a-Si，其 LPCVD 的參數如表 2-2：
表 2-2 LPCVD 沉積非晶矽的參數 (Electron Beam Evaporation) 在試片鍍覆 50Å 的鎳，最後用 Lift-off 將多餘光 阻及鎳移除，留下鎳金屬線(Metal line)圖形。製備流程如圖 2-3 所示。
(a) (b)
圖 2-3 試片備置流程，(a)SPC 之 a-Si 試片，(b)NILC 之 a-Si 試片。
2.3.2 金屬誘發結晶與固相結晶之複晶矽試片退火條件
本 實 驗 使 用 的 設 備 如 圖 2.4 所 示 的 傳 統 爐 管 退 火 (CFA， Conventional Furnace Annealing)，型號為 Lindberg/Blue M Tub Furnace，退火條件是在定溫 常壓下通入氮氣氣氛下進行，退火溫度分別為 500℃、520℃、550℃。
圖 2.4 Lindberg/Blue M Tub Furnace 機台。
2.3.3 試片分析
上述 NILC 試片和 SPC 試片均以相同的參數進行退火動作，以 OM 觀察 試片金屬誘發結晶的現象以及顯微結構，並利用 SEM(掃描式電子顯微鏡，
Scanning Electron Microscope)如圖 2.5 所示，儀器型號為 JEOL JSM6700F，配 合 Secco Etching[2-3]溶液蝕刻來觀察 NILC 複晶矽的顯微結構做分析比較。
圖 2.5 JEOL JSM6700F SEM 儀器。
2.3.4 金屬誘發結晶與固相結晶複晶矽薄膜電晶體元件製備
在 複 晶 矽 薄 膜 電 晶 體 的 製 作 上 ， 則 是 分 別 在 a-Si 上 方 有 /無 覆 蓋 一 層 TEOS-Oxide 進行 NILC，製作成 TFT(薄膜電晶體，Thin Film Transistor)比較 其電特性，同時也以相同方式製作一組 SPC TFT 作為對照，並對電性方面作
(d) 以 BOE(Buffer oxide etch)溶液蝕刻 matel line 接觸窗。
(e) 使用 E-beam 鍍覆 Ni line，並利用丙酮(Actone)以 Lift-off 方式將多餘光 阻及 Ni 移除。
CO-SPC TFT sample (Cover Oxide-SPC TFT)：
(a) 以 RCA clean 清洗主動層表面。
(b) 使用 PECVD 沉積 1000Å 的 TEOS-oxide。
9. 以 H2SO4 + H2O2溶液移除 Ni line，浸泡時間為 20 分鐘，並以 HF + H2O 溶 液蝕刻 Chemical oxide。
10. RCA clean
11. NILC TFT sample：
(a)使用 PECVD 沉積 1000Å 的 TEOS-oxide。
SPC TFT sample：
(a) 使用 PECVD 沉積 1000Å 的 TEOS-oxide。
CO-NILC TFT sample (Cover Oxide-NILC TFT)：
(a) 無製程處理。
CO-SPC TFT sample (Cover Oxide-SPC TFT)：
(a) 無製程處理。
12. 使用 LPCVD 沉積厚度為 1200Å 的 a-Si 膜作為 gate。
13. 利用黃光微影系統定義出 Gate(Mask2) 14. 使用 RIE dry etch 將 Poly-gate 定義出來
15. 以 H2SO4 + H2O2溶液移除光阻，並以 HF + H2O 溶液蝕刻 Chemical oxide。
16. 使用離子佈植製程(Ion implantation)定義毆母接觸區域。
(佈植元素：PH3 ；能量：35 kev ; 劑量：5×1015 ions/cm2) 17. 活化製程(Activation): 在 600℃進行 12 小時活化。
18. 使用 PECVD 沉積 Passivation oxide 4000Å。
19. 利用黃光微影系統顯影出金屬電極接觸窗(Contact hole) (Mask3)。
20. 以 BOE 溶液蝕刻金屬電極接觸窗。
26. Al sintering : 400℃，30min。
27. 電性量測。
圖 2.6 複晶矽薄膜電晶體元件製作流程圖。
2.4 結果與討論
同的情形發生在 520℃退火 24 小時的 SPC 試片，如圖 2.12(b)所示，及 550℃
退火6 小時及 9 小時的 NILC 試片的 NILC 前端區域和 SPC 試片，如圖 2.14(a)(b) 及圖 2.15(a)(b)所示的 SEM 圖，量測 NILC 晶粒尺寸其寬度約為 75nm，長度 約為500nm，而由於在 NILC 前端形成大量橢圓形 SPC 晶粒使得原本造成 NiSi2
核向前移動的熱力學驅動力消失，因此造成 NILC 停止進行，如圖 2.16 所繪 製的示意圖，說明 SPC 晶粒的形成會阻礙 NILC 的 NiSi2誘發結晶的進行，由 於當 NiSi2碰到 SPC 晶粒時，Ni 在 SPC 晶粒與 NILC 晶粒間的驅動力會比在 非晶矽與 NILC 小，因為 Ni 誘發結晶的驅動力降低了，因此造成其結晶速率 變慢。而在 500℃退火可以得到較大的 NILC 晶粒，推測可能的原因是由於 Ni 在 500℃下的擴散速率較慢，造成前端的 NiSi2核密度較低，在誘發結晶的過 程中，NILC 晶粒較不會受到鄰近的 NILC 晶粒限制而抑制其成長的空間。
(b) (a)
圖 2.7 以 500℃退火 OM 圖。(a)NILC 試片退火 25 小時及 50 小時；(b)SPC 試 片退火 25 小時及 50 小時。
圖2.8 NILC 試片以 500℃退火再經過 Secco etching 處理後拍攝 NILC 前端區的 SEM 圖。(a)25 小時；(b)50 小時。
(a)
(a)
500℃ 25hr ,NILC sample
500nm 500℃ 25hr ,SPC sample
SPC
NILC
500nm 500nm
SPC NILC
500℃ 50hr ,NILC sample
(b)
500℃ 50hr ,SPC sample
500nm
(b)
圖 2.9 SPC 試片以 500℃退火再經過 Secco etching 處理的 SEM 圖。(a)25 小 時;(b)50 小時。
(b) (a)
圖 2.10 以 520℃退火 OM 圖。(a)NILC 試片退火 12 小時及 24 小時；(b)SPC 試片退火 12 小時及 24 小時。
520℃ 12hr , NILC sample 520℃ 24hr , NILC sample
100nm
NILC SPC NILC
100nm (a) (b)
圖 2.11 NILC 試片以 520℃退火再經過 Secco etching 處理後拍攝 NILC 前端區 的 SEM 圖。(a)12 小時；(b)24 小時。
520℃ 24hr ,SPC sample 520℃ 12hr ,SPC sample
100nm 100nm
(a) (b)
圖2.12 SPC 試片以 520℃退火再經過 Secco etching 處理後拍攝的 SEM 圖。(a)12 小時；(b)24 小時。
(b) (a)
圖 2.13 以 550℃退火 OM 圖。(a)NILC 試片退火 25 小時及 50 小時；(b)SPC 試片退火 6 小時及 9 小時。
圖 2.14 NILC 試片以 550℃退火再經過 Secco etching 處理後拍攝 NILC 前端區 的 SEM 圖。(a)6 小時；(b)9 小時。
圖 2.15 SPC 試片以 550℃退火再經過 Secco etching 處理的 SEM 圖。(a)6 小時；
(b)9 小時。
500nm
550℃ 6hr , NILC sample
SPC NILC
(a) (b)
NILC SPC
500nm
550℃ 9hr , NILC sample
550℃ 6hr ,SPC sample
100nm
550℃ 6hr ,S PC sample
100nm
(a) (b)
圖 2.16 SPC 晶粒形成阻礙 NILC 結晶示意圖。
2.4.2 NILC 與 SPC 及 CO-NILC 與 CO-SPC 的薄膜電晶體特性比較
2.4.2.1 NILC 與 CO-NILC 的結晶速率
在元件的製作上，我們除了以 NILC 及 SPC 兩種不同結晶技術來製作 TFT 外，如前述的元件備製流程，也製作了一組在主動層上方覆蓋一層 100nm 厚 度的 TEOS-oxide，再進行 NILC 及 SPC 結晶製程來製作 TFT，我們將試片代 號分別命名為 NILC、SPC、CO-NILC、CO-SPC。經由試片分析我們觀察到在 500℃下退火可以得到較大的 NILC 晶粒，但比起 550℃的 NILC 結晶速率，在 500℃退火進行 NILC 結晶需要非常長的時間才能使 NILC 的晶粒成長超過我 們繪製的主動層光罩中通道長度，因為我們希望在後續製程的金屬接觸區域能 夠實際涵蓋到 NILC 晶粒，因此在時間效率的考量下，我們選擇以 540℃進行 NILC 退火。圖 2.17 為 NILC 試片與 CO-NILC 試片的生長曲線圖，退火條件 為溫度 540℃在常壓氮氣氣氛下進行 36 小時退火，我們是以 OM 觀察並測量 在不同的退火時間點下 NILC 的成長長度，圖中各曲線有同樣的趨勢也就是一 開始以線性方式隨時間增加而 NILC 長度漸長，但到達一定長度後則 NILC 長 度增加速率減緩並且最後不再增加，也就是有一飽和長度，如圖 2.18 及圖 2.19 所示的 OM 圖，在試片經過 540℃退火 36 小時後，從圖中可以明顯看出兩組 不同結構的試片，即 NILC 與 CO-NILC，其 NILC 結晶區域均已成長到我們所 定義的金屬接觸區，且可由曲線圖及 OM 圖發現 NILC 與 CO-NILC 兩組試片 的 NILC 成長速率幾乎相同。
圖 2.18 NILC 試片在 540℃退火 36 小時的 NILC 長度 OM 圖。
圖 2.19 CO-NILC 試片在 540℃退火 36 小時的 NILC 長度 OM 圖。
2.4.2.2 Oxide/a-Si 界面對鎳金屬誘發結晶速率的影響
Z. Jin 及 M. Wong 等人[2-5]曾報導過 Oxide/a-Si 界面對結晶速率的影響。
在他們的實驗中，以兩種不同的結構來進行 NILC 的研究，一種是在氧化層上 面沉積一層厚度為 100 奈米的 a-Si 後直接鍍上鎳金屬鍵，而另一只樣品則是 在相同厚度的 a-Si 薄膜上方還沉積了一層 LTO(低溫氧化層，Low Temperature Oxide)，之後，在 LTO 蝕刻出接觸孔，再鍍上鎳金屬鍵，結構示意圖如圖 2.20 所示。結果發現在經過 550℃70 小時的退火後，兩組試片的結晶速率相同，如 圖 2.21 所示，因此這說明了在 a-Si 上方鎳金屬鍵以外的區域有/無覆蓋氧化層 並不會影響到結晶速率。這個結論與我們的觀察結果是一致的，雖是兩組不同 結構的試片，即 NILC TFT 與 CO-NILC TFT，但 NILC 的成長速率是一樣的，
也就是說在我們的實驗條件中不論是有/無覆蓋氧化矽薄膜皆不會影響 NILC 的成長速率[2-6]。
(a)
(b) (c)
圖 2.20 (a)沉積 a-Si。(b)與(c)分別為不同的 NILC 樣品結構，(b)於 a-Si 上方直 接鍍上鎳金屬鍵，(c)在 a-Si 上方沉積 LTO 後，蝕刻接觸孔，再鍍上鎳 金屬鍵。
圖 2.21 NILC 長度與速率對時間的關係圖，有/無沉積 LTO 及有/無預先退 火對結晶速率的影響[2-4]。
2.4.2.3 Oxide/a-Si 界面對 NILC TFT 特性之影響
接著我們分別比較NILC TFT 與 CO-NILC TFT 及 SPC TFT 與 CO-SPC TFT 四 組 試 片 的 電 特 性 ， 分 別 量 測 各 組 元 件 汲 極 電 流 對 閘 極 電 壓 轉 移 特 性 曲 線 (Id-Vg Transfer Characteristics)，量測儀器是使用 Keithley SCS4200 參數分析 儀，量測的元件尺寸為 W=10μm、L＝10μm。我們比較了電性中常見的五種參 數，依序為(a)電子遷移率(Mobility)、(b)次臨界斜率(Subthreshold Slope)及(c) 臨界電壓(Threshold Voltage)是在操作電壓（Vd=5Ｖ）的狀態下做量測、(d)開/
關 電 流 比 (On Off ratio) 和 (e) 最 小 電 流 / 通 道 寛 度 (Minimun Leakage Current/Channel Width)是在 Vd=0.1Ｖ的狀態下量測。其中電子遷移率由公式 (2-1)導出： (Transconductance)，Coxide為閘極氧化層電容，VD為操作電壓。
次臨界斜率則是以 Id-Vg特性曲線之斜率的倒數決定。
圖 2.22 NILC TFT 與 CO-NILC TFT 的 Id-Vg轉移特性曲線圖。
圖 2.23 SPC TFT 與 CO-SPC TFT 的 Id-Vg轉移特性曲線圖。
表 2-3 NILC TFT、CO-NILC TFT、SPC TFT 與 CO-SPC TFT 電性參數比較表
由圖 2.22 所示的 Id-Vg轉移特性曲線圖及表2.3 的電性參數比較表中可以 發現NILC TFT 的電子遷移率明顯比 CO-NILC TFT 高出近 30 倍，且 NILC TFT 擁 有 較 低 的 次 臨 界 斜 率 及 較 高 的 開/ 關 電 流 比 ， 而 漏 電 流 的 部 份 則 是 以 CO-NILC TFT 較低。接著再量測 SPC TFT 與 CO-SPC TFT，如圖 2.23 所示，
發現與前一組試片有同樣的趨勢，CO-NILC TFT 與 CO-SPC TFT 的元件特性 表現均較差，比較兩者的 Id-Vg轉移特性曲線，如圖 2.24 所示的 CO-NILC TFT 與 CO-SPC TFT 的 Id-Vg轉移特性曲線圖及電性參數幾乎非常相似。因此我們 對四組 TFT 分別以 Levinson’s and Proano’s 方法做了捕陷密度的計算。此法 是藉由在低 VD與高 VG的條件下，以 ln[IDS/(VGS–VFB)] versus 1/(VGS–VFB)2作圖 求其斜率，其中
V
FB定義為在V
D=0.1V 下，最小 ID所對應的V
G，圖 2.25 為 NILC TFT、CO-NILC TFT、SPC TFT、CO-SPC TFT 的 ln[IDS/(VGS–VFB)] versus 1/(VGS–VFB)2作圖。由圖中可以看出在主動層上方覆蓋一層TEOS-oxide 的元件 具有高度的捕陷密度(Trap State Density)，我們推測除了結晶製程技術不同以 外，高度的捕陷密度是造成四組元件在電性上的差異的主要原因之ㄧ，因此我 們將四組試片進行 NH3電漿鈍化處理再觀察其元件特性表現。圖 2.24 CO-NILC TFT 與 CO-SPC TFT 的 Id-Vg轉移特性曲線圖。
圖 2.25 NILC、SPC、CO-NILC、CO-SPC 的 ln[IDS/(VGS–VFB)] versus 1/(VGS–VFB)2作圖。
在低溫複晶矽薄膜電晶體中，有幾種缺陷與捕陷密度 Nt有關，主要是氧 化 層 與 複 晶 矽 的 界 面 處 以 及 複 晶 矽 晶 界 中 的 懸 建 形 成 的 很 多 的 載 子 捕 陷 位 置。大部分與鎳金屬有關的缺陷存在於氧化矽與複晶矽的界面以及存在於晶界 上，這些缺陷會產生的能隙深層能階而造成薄膜電晶體電性的衰退[2-4]。在第 一章 1.9.2 電漿鈍化的篇幅中討論過，經過 NH3電漿鈍化後可使 NILC 元件特 性大幅提升[2-7][2-8]，因此我們重新量測，比較在電漿鈍化前後的元件特性，其 中，在試片代號尾端有(H)表示經過 NH3電漿鈍化處理的元件，如圖 2.26~2.29 的 Id-Vg轉移特性曲線圖。
圖 2.26 NH3電漿鈍化前後的 NILC TFT 的 Id-Vg轉移特性曲線圖。
圖 2.27 NH3電漿鈍化前後的 SPC TFT 的 Id-Vg轉移特性曲線圖。
圖 2.28 NH3電漿鈍化前後的 CO-NILC TFT 的 Id-Vg轉移特性曲線圖。
圖 2.29 NH3電漿鈍化前後的 CO-SPC TFT 的 Id-Vg轉移特性曲線圖。
由圖 2.26~2.29 中可以看出在經過 NH3電漿鈍化的 TFT 在電性的表現 上均有提升，改善較為顯著則是在主動層上方覆蓋 TEOS-oxide 再進行不同結
由圖 2.26~2.29 中可以看出在經過 NH3電漿鈍化的 TFT 在電性的表現 上均有提升，改善較為顯著則是在主動層上方覆蓋 TEOS-oxide 再進行不同結