鎳金屬誘發側向結晶複晶矽薄膜電晶體
－ 界 面 狀 態 與 低 溫 複 晶 矽 薄 膜 電 晶 體 特 性 之 研 究
學生
:趙育誠 指導教授:吳耀銓 博士國立交通大學工學院半導體材料與製程設備學程
摘要
本論文主要研究鎳金屬誘發側向結晶複晶矽的結構特性，並以固相結晶法比較 兩種不同機制的低溫結晶製程製作的複晶矽薄膜，觀察其結晶溫度、結晶特性及 晶粒尺寸等。接著利用鎳金屬誘發側向結晶及固相結晶兩種方法製作的薄膜電晶 體，除了比較出薄膜電晶體的電性表現受到複晶矽結構極大的影響，此外，當主 動區上方預先沉積氧化矽再進行結晶製程對兩種不同結晶機制的薄膜電晶體，在 電性的表現上將呈現不同的效應。
首先，我們針對鎳金屬誘發側向結晶及固相結晶複晶矽作微結構的探討。除 了觀察到以鎳金屬誘發側向結晶複晶矽擁有較大的晶粒尺寸，當我們將製程溫度 由 550℃降至 500℃時，晶粒尺寸有增加的趨勢，這可能的原因是 Ni 在較低的溫 度下擴散速率較慢，造成前端的 NiSi2 核密度較低，在誘發結晶的過程中，NILC 晶粒較不會受到鄰近的NILC 晶粒限制而抑制其成長的空間。
接著，本研究比較了界面狀態對鎳金屬誘發側向結晶及固相結晶複晶矽薄膜 電晶體的影響。我們以上述兩種不同結晶機制而相同的薄膜電晶體結構探討界面 狀態的影響。當我們在非晶矽上方覆蓋一層氧化層時，元件特性竟出奇的差，且 不 同 結 晶 製 程 的 元 件 特 性 幾 乎 相 同 ， 這 可 能 是 由 於 非 晶 矽 本 身 即 含 有 大 量 的 缺 陷，當非晶矽在進行低溫結晶製程時，由低密度的非晶矽薄膜重新排列成為密度
較高的複晶矽薄膜後，大量的缺陷集中在 Oxide/Si 界面處，造成 Oxide/Si 界面處 形 成 大 量 的 捕 陷 位 置 ， 這 種 位 於 界 面 處 的 捕 陷 密 度 產 生 的 電 荷 會 隨 著 元 件 的 操 作，所帶的電性也會不同，因此降低了主要載子遷移率，並使的元件開關能力變 差，造成臨界電壓漂移，次臨界斜率增加。但經過 NH3 電漿鈍化後，元件大部分 特性均獲得提升。以固相結晶法製作的 SPC TFT(H)與 CO-SPC TFT(H)經電漿鈍化 後 的 元 件 特 性 幾 乎 相 同 ， 而 CO-NILC TFT(H) 的 元 件 特 性 卻 依 舊 不 比 NILC TFT(H)，這可能是因為 Ni 原子或 NiSi2容易被 trap 在 Oxide/Si 界面，在界面處聚 積大量的帶電荷金屬離子，於元件操作時捕捉主要載子而降低元件特性，其中包 括電子遷移率、臨界電壓及開關電流比。
最後，我們同時製作了第二章節介紹的 CO-NILC 及 CO-SPC 結構，嘗試以半 導體製程中常見的表面清洗化學溶液，即鹽酸(HCl37％)與硫酸加雙氧水(H2SO495％
+ H2O232％)3 比 1 的比例，針對兩種不同結晶製程做表面處理並製作薄膜電晶體比較 元件特性。實驗結果發現，當我們將 CO-NILC 上方覆蓋的氧化矽移除後在以鹽酸 進行表面處理所製作的HCL-NILC TFT，由於移除了 trap 在 Oxide/Si 界面的 Ni 原 子或 NiSi2，在電性上獲得大幅提升，其中包括電子遷移率提升了 172％，開關電 流比提升了387％，而對 HCL-SPC TFT 亦有些微提升，但尚在標準差範圍內，影 響不大。
Ni-Metal Induced Lateral Crystallization of Polycrystalline Silicon Thin Film Transistors
－ Interface state and LTPS TFTs Device Performance
Student：Yu-Cheng Chao Advisor：Dr. YewChung Sermon Wu
Institute of Semiconductor Material and Process Equipment College of Engineering
National Chiao Tung University
Abstract
In this thesis, Structural characteristics of polycrystalline silicon (poly-Si) made by Ni-metal induced lateral crystallization (NILC) has been studied. Two kinds of poly-Si thin film were fabricated by different mechanisms of low temperature crystallization process, NILC and SPC and further explore the effect of the two mechanisms on the microstructure and the crystallization temperature of poly-Si. It was found that the electrical performance of the polycrystalline silicon thin-film transistors which were made by NILC and SPC is greatly affected by the microstructure of the poly-Si.
Moreover, deposition of the silicon oxide on the active region before crystallization process may lead to different results on the electrical performance of the two kinds of polycrystalline silicon thin-film transistors .
Initially, the microstructure of poly-Si is investigated. It has been observed that the poly-Si fabricated by NILC has the larger crystal grain size and the grain size increased as the processing temperature decreased from 550℃ to 500℃. The reason is thought to be that under the lower temperature, the diffusion rate of Ni is decreased and hence the nuclei density of NiSi2 in the front end is reduced. During the induced crystallize
process, the NILC grains may not be restrained by the nearby grains and therefore have more space to grow into larger grains.
Furthermore, we discuss the effect of interface state upon the NILC and SPC polycrystalline silicon thin-film transistors by considering the TFTs with the same structure but made by the two kinds of mechanisms. It was found that when an oxide layer was covered above the amorphous silicon, the electrical characteristics of the two devices are extremely the same. It is possibly due to the large amount of defects within the amorphous silicon. During the low temperature crystallization process, the atoms of the low density amorphous silicon thin film rearrange and form the high density polycrystalline silicon thin film. Thus a large number of defects gather at the oxide/Si interface and cause a lot of trap site. The electric potential of the charges induced by the trap state density of the interface will change as the operation of the device. As the result, it was found that the field-effect mobility and on/off ability were decreased, the threshold voltage shift and flat subthreshold swing. However, after passivated by the NH3 plasma, most the device performance are impoved. The device performance of SPC TFT and CO-SPC TFT are almost identical, but the electrical characteristics of the CO-NILC TFT(H) is still worse than NILC TFT(H). The reason is thought to be that the Ni atoms or NiSi2 are easily trapped at the Oxide/Si interface and accumulated a large amount of charged metallic ions, which capture the major carriers during the operation of the device and reduce the performance such as the mobility of electrons, threshold voltage and the on/off current ratio.
Finally , we fabricate CO-NILC and CO-SPC structures that introduced in chapter two, use the HCl37％ solution and H2SO495％
+ H2O232％
(3：1) solution to do the surface treatment and then further compare the characteristics of the TFT devices.
The results are shown that the HCl-NILC TFT which was made by removing the NiSi2
or Nickel atom above the Oxide/Si interface and proceeding with HCl surface treatment has a great enhancement on the electrical characteristics. The mobility of the electrons is 172% increased, the ON/OFF current ratio is 387% improved. The performance of the HCl-SPC TFT is also slightly promoted, but in the standard deviation scope.
誌 謝
感謝指導教授吳耀銓老師給予學生在生活上、論文研究以及論文演講 表達上的關懷與指導，謝謝老師這段時間來的悉心教授。
感謝參與我口試的口試委員們交大材料所的陳智老師及親愛的學長胡 國仁博士，謝謝你們在口試給予的建議與指導，學生獲益良多。
感謝實驗室的學長姐同學學弟妹們，胡晟明學長、胡國仁學長、王寶 明學長、張智榜學長、李美儀學姐、賴明輝學長、陳建誌學長、廖崢學長、
黃秉緯學長、鄭季豪學長，謝承佑學長、陳奕宏學長，邱偉哲學長、曾卿 杰學長、廖偉志同學、張盛傑同學、張岱民同學、鄭筑文同學、楊子明同 學、黃璽豪同學、陳俞中學弟、許堉程學弟、鍾承璋學弟、錢煥宇學弟及 卓昕如學妹，謝謝你們的加油打氣及生活上與研究上的大力相助，也是你 們讓我的碩士生涯能夠多采多姿，也希望往後的日子裡，實驗室也能這樣 的和樂融融。
最後我要感謝我的父母、兄妹以及女友咚咚，謝謝你們全力的支持與 包容，讓我能無後顧之憂。
趙育誠
~ 2009 四月 新竹交大 ~
目錄
中 文 摘 要
………I英 文 摘 要
………III致謝………V 目錄 ………VI 表目錄………IX 圖目錄
………X第一章 序論………
11.1 顯示技術發展與演進………1
1.2 液晶顯示器………1
1.3 液晶顯示器驅動方式………3
1.4 薄膜電晶體………3
1.5 非晶矽與低溫複晶矽………4
1.6 低溫複晶矽(LTPS，Low Temperature Polycrystalline Silicon)………5
1.6.1 低溫複晶矽的優勢………5
1.6.2 低溫複晶矽結晶方法………7
1.6.2.1 固相結晶法(SPC, Solid Phase Crystallization ) ………7
1.6.2.2 準分子雷射退火結晶法(ELC, Excimer Laser Crystallization)………8
1.6.2.3 鎳金屬誘發結晶 / 鎳金屬誘發側向結晶(NIC / NILC，Ni-Metal Induced / Ni-MetalInduced Lateral Crystallization ) ………14
1.7 低溫複晶矽薄膜電晶體(LTPS TFTs，Low Temperature Polycrystalline Silicon Thin Film Transistor)結構簡介………18
1.8 電性影響因素………20
1.8.1 晶界能障與晶界載子補陷(Carrier Traps at Grain Boundary)………20
1.8.2 晶界與晶粒缺陷 ………22
1.8.3 過渡金屬雜質 ………22
1.9 電性改善方法………23
1.9.1 後退火(Post-Annealing) ……… 24
1.9.2 電漿鈍化(Plasma Passivation) ………24
1.9.3 捉聚 (Gettering) ………24
1.10.1 論文的研究動機………26
1.10.2 論文的分段架構………26
參考文獻………27
第二章
O x i d e / S i 界 面 對 鎳 誘 發 側 向 結 晶 複 晶 矽 薄 膜 電 晶 體 的 影響………
332.1 研究背景回顧………33
2.1.1 鎳金屬誘發側向結晶(NILC)與固相結晶(SPC) ………33
2.1.2 氧對 NILC 之影響………35
2.2 研究動機………35
2.3 研究方法………35
2.3.1 鎳金屬誘發結晶及固相結晶之 a-Si 試片製備………35
2.3.2 金屬誘發結晶與固相結晶之複晶矽試片退火條件………38
2.3.3 試片分析………39
2.3.4 金屬誘發結晶與固相結晶複晶矽薄膜電晶體元件製備………40
2.4 結果與討論………43
2.4.1 材料分析………43
2.4.1.1 NILC 飽和長度與 SPC 的生成………43
2.4.2 NILC 與 SPC 及 CO-NILC 與 CO-SPC 的薄膜電晶體特性比較………50
2.4.2.1 NILC 與 CO-NILC 的結晶速率………50
2.4.2.2 Oxide/a-Si 界面對鎳金屬誘發結晶速率的影響………52
2.4.2.3 Oxide/a-Si 界面對 NILC TFT 特性之影響………54
2.4.2.4 a-Si薄膜厚度對NILC速率的影響………63
2.4.2.5 NILC 在 Oxide/poly-Si 界面處的鎳含量………66
2.5 結論………68
參考文獻………69
第三章 表面處理對鎳金屬誘發側向結晶的效率………71
3.1 研究背景回顧………71
3.1.1 濕式洗淨技術的發展………71
3.2 研究動機………72
3.3 研究方法………72
3.3.1 NILC 複晶矽薄膜電晶體元件製備………72
3.3.1.1 NILC 複晶矽薄膜電晶體元件製作方法第一部份：實驗關鍵製程…………72
3.3.1.2 NILC 複晶矽薄膜電晶體元件製作方法第二部份：後續元件製作流程……75
3.4 基本電性量測………77
3.4.1 ID-VG 特性曲線………77
3.4.2 ID-VD 特性曲線………77
3.5 結果與討論………78
3.6 結論 ………85
參考文獻………86
第四章 總結與未來工作 ………82
4-1 總結 ………87
4-2 未來工作 ………87
表目錄 第一章
表 1-1 a-Si TFT 與 LTPS TFT 特性比較………7 表 1-2 準分子雷射氣體及其波長………9
第二章
表 2-1 RCA clean 步驟………36 表 2-2 LPCVD 沉積非晶矽的參數………36 表 2-3 NILC TFT、CO-NILC TFT、SPC TFT 與 CO-SPC TFT 電性參數比較表……56 表 2-4 NILC TFT(H)、CO-NILC TFT(H)、SPC TFT(H)與 CO-SPC TFT(H) 電性參 數比較表………62
第三章
表 3-1 鎳金屬誘發結晶退火條件………73 表 3.2 CO-NILC TFT(H)、HCL-NILC TFT(H)、H2SO4-NILC TFT(H) 電性參數比 較表………80 表 3.3 CO-SPC TFT(H)、HCL-SPC TFT(H)、H2SO4-NILC TFT(H) 電性參數比較 表………83 表 3.4 電子遷移率與捕陷密度改善效率比較表………84
圖目錄 第一章
圖 1.1 不施加電壓………2
圖 1.2 施加電壓………2
圖 1-3 底閘極(Bottom Gate)電晶體基本結構………4
圖 1.4 非晶矽與多晶矽面板之開口率比較………6
圖 1.5 部分熔融區域晶粒成長示意圖。………11
圖 1.6 所示之完全熔融區域晶粒成長示意圖 ………12
圖 1.7 近乎全熔融區域晶粒成長示意圖………13
圖 1.8 c-Si 在 NiSi2/a-Si 介面形成的結晶成長機制………15
圖 1.9 Si 與 NiSi2晶體結構………15
圖 1.10 鎳金屬薄膜對應不同溫度下之矽化物相………17
圖 1-11 MILC 的優選成長方向………18
圖 1.12 上部閘極的薄膜電晶體結構………19
圖 1.13 下部閘極的薄膜電晶體結構………19
圖 1.14 LDD 結構示意圖………20
圖 1.15 Air-Cavity 結構示意圖………20
圖 1.16 GOLDD 結構示意圖………20
圖 1.17 Multi-Gate 結構示意圖………20
圖 1.18 Sub-Gate 結構示意圖………20
圖 1.19 (a) 晶粒與晶界示意圖 (b)為了去補償被晶界所捕陷的電荷在晶粒周圍的 晶 界 處 形 成 空 乏 區 域 ( c ) 電 荷 空 乏 區 造 成 能 帶 彎 曲 ， 而 且 形 成 能 障………21
圖 1-20 很多在晶粒中的置換型摻雜原子所貢獻的自由載子很快速的就被固定在 晶 界 處 的 捕 陷 位 置 N t 每 單 位 面 積 的 能 量 不 超 過 能 隙 （Bandgap）………22
圖 1-21 捕陷(Traps)主要集中在晶界處，然而在晶粒中的缺陷也有建立起一些態 位。淺拖曳態位(Shallow tail state)與應變鍵(Strained Bonds)有關，而在中 間 能 隙 的 深 態 位 ( D e e p S t a t e ) 是 由 斷 鍵 ( B r o k e n B o n d s ) 造 成 的………23 圖 1.22 (1)內部捉聚法(Intrinsic Gettering) (2)外部捉聚法(Extrinsic Gettering) (3)化
第二章
圖 2.1 SPC TFT與NILC TFT的ID-VG特性曲線圖………34
圖 2.2 在NILC-TFT 和SPC-TFT中晶界所形成的勢壘………34
圖 2.3 試片備置流程，(a)SPC 之 a-Si 試片，(b)NILC 之 a-Si 試片………37
圖 2.4 Lindberg/Blue M Tub Furnace 機台 ………38
圖 2.5 JEOL JSM6700F SEM 儀器 ………39
圖 2.6 複晶矽薄膜電晶體元件製作流程………42
圖 2.7 以 500℃退火 OM 圖。(a)NILC 試片退火 25 小時及 50 小時；(b)SPC 試片 退火 25 小時及 50 小時………44
圖 2.8 NILC 試片以 500℃退火再經過 Secco etching 處理後拍攝 NILC 前端區的 SEM 圖。(a)25 小時；(b)50 小時………45
圖 2.9 SPC 試片以 500℃退火再經過 Secco etching 處理的 SEM 圖。(a)25 小時;(b)50 小時………45
圖 2.10 以 520℃退火 OM 圖。(a)NILC 試片退火 12 小時及 24 小時；(b)SPC 試片 退火 12 小時及 24 小時………46
圖 2.11 NILC 試片以 520℃退火再經過 Secco etching 處理後拍攝 NILC 前端區的 SEM 圖。(a)12 小時；(b)24 小時………46
圖 2.12 SPC 試片以 520℃退火再經過 Secco etching 處理後拍攝的 SEM 圖。(a)12 小時；(b)24 小時………47
圖 2.13 以 550℃退火 OM 圖。(a)NILC 試片退火 25 小時及 50 小時；(b)SPC 試片 退火 6 小時及 9 小時………47
圖 2.14 NILC 試片以 550℃退火再經過 Secco etching 處理後拍攝 NILC 前端區的 SEM 圖。(a)6 小時；(b)9 小時………48
圖 2.15 SPC 試片以 550℃退火再經過 Secco etching 處理的 SEM 圖。(a)6 小時；(b)9 小時………48
圖 2.16 SPC 晶粒形成阻礙 NILC 結晶示圖………49
圖 2.17 NILC 試片與 CO-NILC 試片的金屬誘發結晶成長曲線圖………50
圖 2.18 NILC 試片在 540℃退火 36 小時的 NILC 長度 OM 圖………51
圖 2.19 CO-NILC 試片在 540℃退火 36 小時的 NILC 長度 OM 圖………51
圖 2.20 (a)沉積 a-Si。(b)與(c)分別為不同的 NILC 樣品結構，(b)於 a-Si 上方直接 鍍上鎳金屬鍵，(c)在 a-Si 上方沉積 LTO 後，蝕刻接觸孔，再鍍上鎳金屬 鍵………52 圖 2.21 NILC 長度與速率對時間的關係圖，有/無沉積 LTO 及有/無預先退火對結
晶速率的影響………53
圖 2.22 NILC TFT 與 CO-NILC TFT 的 Id-Vg轉移特性曲線圖………55
圖 2.23 SPC TFT 與 CO-SPC TFT 的 Id-Vg轉移特性曲線圖………55
圖 2.24 CO-NILC TFT 與 CO-SPC TFT 的 Id-Vg轉移特性曲線圖………57
圖 2.25 NILC、SPC、CO-NILC、CO-SPC 的 ln[IDS/(VGS–VFB)] versus 1/(VGS–VFB)2 作圖………57
圖 2.26 NH3電漿鈍化前後的NILC TFT 的 Id-Vg轉移特性曲線圖………58
圖 2.27 NH3電漿鈍化前後的 SPC TFT 的 Id-Vg轉移特性曲線圖………59
圖 2.28 NH3電漿鈍化前後的CO-NILC TFT 的 Id-Vg轉移特性曲線圖………59
圖 2.29 NH3電漿鈍化前後的CO-SPC TFT 的 Id-Vg轉移特性曲線圖………60
圖 2.30 NILC TFT(H)與 CO-NILC TFT(H)的 Id-Vg轉移特性曲線圖………61
圖 2.31 SPC TFT(H)與 CO-SPC TFT(H)的 Id-Vg轉移特性曲線圖………61
圖 2.32 550℃退火 24 小時，a-Si 薄膜厚度與 N(M)ILC 長度關係圖………63
圖 2.33 N(M)ILC TEM 橫截面圖。(a) (b) ………64
圖 2.34 NILC 結晶過程示意圖………64
圖 2.35 不同膜厚在NILC前端區的SEM圖。(a)20奈米(b)30奈米(c)50奈米(d)100奈 米………65
圖 2.36 NILC Poly-Si薄膜中Ni含量的SIMS縱深分析圖………66
圖 2.37 NILC TFT(H)與 CO-NILC TFT(H)的 ln[IDS/(VGS–VFB)] versus 1/(VGS–VFB)2 作圖………67
第三章
圖 3.1 NILC 複晶矽薄膜電晶體元件第一部份製作流程圖………74圖 3.2 NILC 複晶矽薄膜電晶體元件第二部份製作流程圖………76
圖 3.3 三組元件的驅動電流………78
圖 3.4 VD=0.1V，NILC 三組元件的 Id-Vg轉移特性曲線圖………79
圖 3.5 VD=5V，NILC 三組元件的 Id-Vg轉移特性曲線圖………80
圖 3.6 NILC 三組元件件以 ln[IDS/(VGS–VFB)] versus 1/(VGS–VFB)2作圖………81
圖 3.7 VD=0.1V，SPC 三組元件的 Id-Vg轉移特性曲線圖………82
圖 3.8 VD=5V，SPC 三組元件的 Id-Vg轉移特性曲線圖………83
圖 3.9 SPC 三組元件件以 ln[IDS/(VGS–VFB)] versus 1/(VGS–VFB)2作圖………84
第一章
導論1.1 顯示技術發展與演進
顯示技術經過長時間的演變後，傳統的 CRT 已擁有技術成熟、色彩飽和 度佳、應答速率快、無視角依存性、價格便宜等優勢，具有值得信賴的畫面品 質，而體積大與重量重及輻射高等缺點，驅使人類必須不斷研發新式顯示技 術，例如薄膜電晶體液晶顯示器(TFT–LCDs, Thin Film Transistor-Liquid Crystal Displays）、電漿電視（PDPs, Plasma displays）、有機電激發光顯示器
（OLEDs, Organic Light- Emitting Displays）及場發射顯示器（FEDs, Field Emission Displays）等。在這些顯示器中以 TFT-LCDs 的技術發展最純熟，也 是最普及。
由於科技的發展造就液晶顯示器的應用領域急劇變化，從早期的筆記型 電腦，擴充到桌上型監視器，並進一步進入大尺寸高畫質電視。還有一些應用 是以前不曾想到，現在卻很普遍的，例如飛機上每個座位都配有液晶顯示器，
連高速公路的遊覽車也不例外，市場上的需求往往是驅動技術進步的原動力。
人類在視覺上所能接收到的資訊，大部分將經由顯示器介面而來，視覺的頻寬 將會限制人對資訊的接收速率。目前所有顯示器的高矩陣顯示頻寬，均遠低於 人類視覺的頻寬，所以為了有效利用人類視覺的頻寬，具有高解析度和高顯示 內容的顯示器，將成為未來發展的主軸。
1.2 液晶顯示器
人類正在進入信息時代，在這一時代，作為顯示技術，TFT-LCD(薄膜晶 體管液晶顯示器，Thin film transistor- Liquid Crystal Display)越來越被市場看 好。「液晶顯示器」，Liquid Crystal Display(LCD)一詞，始於 1968 年，美國 RCA 公司的工程師們製造了世界第一台使用液晶顯示的螢幕。然而，新型的 液晶顯示器具有重量輕、體積薄小、低耗電、低輻射等優點，未來繼續朝提高 應答速率、增加視角廣度努力，進一步再提升解析度和降低生產成本，其應用 之普遍性將無可限量。TFT-LCD 利用漸臻成熟的半導體製程技術，在透明的 玻璃基板上佈建用來操控光閥的薄膜電晶體，該技術具有低功耗，高分辨率等 優點，再利用具有旋光特性的液晶材料做為顯示的介質，簡單來說就是將液晶
灌入兩片抽完真空的玻璃間，再加上電壓，並適當的控制玻璃的間距，便能改 變入射光的偏轉特性液晶可以改變它的分子結構，因此可以讓不同程度的光量 通 過 它 本 身 。 液 晶 顯 示 器 結 構 中 含 有 背 光 源(Backlighting) 、 偏 光 片 (Polarizing)、透明導電層(Transparent)、液晶(Liquid Crystal)、對準層(Alignment Layer)、彩色濾光片(Color Filter)陣列及空間裝置(Spacer) [1-1]。
液晶層位於兩片玻璃片之間，當施以一個電壓給配向層，則產生一個電 場，使配向層界面的液晶朝某一個方向排列。色彩的表現則交由彩色濾光片來 負責，每一個像素都由紅、綠、藍三個子像素(Sub-pixel)所組成。當液晶層不 施任何電壓降時，液晶是在它的初始狀態，會把入射光的方向扭轉 90 度，因 此讓背光源的入射光能夠通過整個結構，如圖 1.1 所示。當液晶層施以某一電 壓差，液晶會改變它的初始狀態，使液晶的排列方向不扭轉，而不改變光的極 化方向，因此經過液晶的光會被第二層偏極片吸收而整個結構呈現不透光的狀 態，如圖 1.2 所示。
參照半導體產業以矽單晶基板的尺寸大小 2 吋、4 吋、6 吋、8 吋、12 吋 代表製程技術精進的世代改變，TFT-LCD 顯示器光電產業亦習慣以玻璃基板 的尺寸大小來代表製程技術的世代進步程度。由於技術來源的日系廠商大多各 自獨立開發製程技術，因此基板尺寸規格並沒有一致的規範。
TFT-LCD 可分為非晶矽（a-si）與多晶矽（p-si）以及單晶矽（s-si）等型，
相比之下，p-siTFT-LCD 更能克服電源的不穩定以及對大規模積體電路（VLSI）
的依賴，從而能大大降低成本，所以 p-si TFT-LCD 成了目前研製與開發 LCD 的主流。
圖 1.1 不施加電壓[1-2]。 圖 1.2 施加電壓[1-2]。
1.3 液晶顯示器驅動方式
LCD 主要可分成三種，分別為扭轉向列型(TN)、超扭轉向列型(STN)及薄 膜電晶體型(TFT)。依驅動電路方式的不同又可分為被動式矩陣驅動及主動式 矩 陣 驅 動 。TN 與 STN 屬於被動式矩陣，此型的液晶顯示器由於電容串因 (Capacitor Coupling)嚴重，而導致會有殘影及對比差及反應速度慢等缺點，再 加上又是採用多工方式驅動，驅動方式較為複雜。因此此類型的顯示器要達到 高解析度、高畫質與全彩的目標便十分困難。但由於製造成本低廉因此部分低 階的顯示器如手機上的面板便常用此技術。而目前被廣泛研究的薄膜電晶體
（TFT, Thin Film Transistor）是屬於主動矩陣式，此種技術由於利用薄膜電晶 體作為控制液晶旋轉的開關元件，使得每個畫素相互間的影響變小，改善了上 述被動式矩陣驅動液晶顯示器的缺點。且驅動方式較為簡單，因此顯示器的畫 質與解析度能夠進一步提升。然而利用薄膜電晶體方式驅動的液晶顯示器，其 成像品質的好壞與電晶體的特性有很大的關係，如漏電流、驅動電流、寄生電 容、臨界電壓與開關速率等。因此如何製造出品質好，特性佳的薄膜電晶體相 當重要。
1.4 薄膜電晶體
電晶體是由閘極、源極和汲極所構成的三接點電子元件，如圖 1.3 所示。
其原理是利用圖中氮化矽(SiNx)作為絕緣層，讓閘極和通道的部分隔開，當閘 極沒有外加一個電壓時，就沒有電流從源極流向汲極，此時唯一通過的電流即 稱為漏電流。而當閘極加一夠大的正電壓時，在通道部分會感應出電子來，此 時如果再在汲極部分加一電壓，將使大量電子經由源極流向汲極，使得薄膜電 晶體從原本的「關閉」變成「開啟」的狀態[1-3]。所以薄膜電晶體可以被視為 一個開關。
閘極 汲極 源極
圖 1-3 底閘極(Bottom Gate)電晶體基本結構[1-4]。
1.5 非晶矽與低溫複晶矽
主 動 矩 陣 式 液 晶 顯 示 器 是 現 今 市 場 的 主 流 ， 其 中 以 非 晶 矽 薄 膜 電 晶 體 (a-Si:H TFT-LCD)為 TFT-LCD 中較為成熟的技術，在半導體製程中，矽烷在 高溫真空下經電漿激發分解可沉積矽薄膜，而非晶矽製造方式一般是藉由電漿 輔助化學氣相沉積技術(PECVD, Plasma Enhanced Chemical Vapor Deposition) 鍍覆大面積且高度均勻的含氫非晶矽薄膜。非晶矽薄膜電晶體有以下優點:為 一低溫製程（<350℃），非常適合製造於玻璃基板上的 TFT；為連續製程，利 用電漿輔助化學氣相沉積的方式連續沉積閘極介電層、主動層和汲/源極層，
再回蝕(Etchback)定義所需的形貌。因此底閘極(Bottom Gate)結構的薄膜電晶 體較符合要求，整個製程步驟較為簡單，並且有較低的漏電流。但是非晶矽 TFT 也 有 著 某 些 無 法 改 進 的 缺 點 ， 如 電 子 遷 移 率 (Mobility) 很 低
（<1cm2/V‧S），開啟電流（On current）較小。在這些先天缺陷下，非晶矽 的 TFT-LCD 有著反應速率慢，解析度低，開口率較低等缺點。由於畫素的增 加，需要比非晶矽 TFT 電性更好的元件才能有更好的特性，因此發展出了比 非晶矽薄膜電晶體電性更好的複晶矽薄膜電晶體，以改進上述的缺點。
若以低壓化學氣相沉積(LPCVD，Low Pressure Chemical Vapor Deposition) 系統沉積矽薄膜，當溫度於 500-900℃之間有機會生成磊晶矽，當溫度介於 575℃~650℃ 將形成多晶矽，而當溫度低於這個區間時，沉積的薄膜將形成非
晶矽[1-5]。導入氫的目的在降低矽薄膜材料內部的缺陷密度，以空隙異原子的
方式補捉懸空的矽鍵，減小帶隙狀態密度，以改善其光電特性。由於玻璃基板
程亦會影響氫保留在非晶矽材料內部的能力。
非 晶 矽 的 電 子 遷 移 率 較 低 ， 不 到 1cm2/V-S， 而 低 溫 多 晶 矽(LTPS)可 達 100~200 cm2/V-S，大大提升製作 n 和 p 通道設計的能力，除了可降低薄膜電 晶體的大小、增加面板開口率及亮度，尚可設計將積體電路同時製作在玻璃基 板上，減少驅動 IC 的需求和模組貼附成本，朝 SOG(System On Glass)的發展 方向邁進。
形成低溫再結晶型複晶矽的技術主要有三個方向：(1)固相結晶法、(2) 金 屬誘發/金屬誘發側向結晶、(3)準分子雷射回火結晶法。其中固相結晶法受限 於玻璃基板耐溫限制，金屬誘發側向結晶法尚無法解決量產應用瓶頸，僅準分 子雷射回火技術有突破性發展，甚受產學各界重視。主要的準分子雷射技術可 以運用脈衝式 XeCl 氣體雷射，其波長約在 308 奈米，藉由一連串的除氫、結 晶、離子植入活化、氫化、製作 MOS 電極等步驟，可達到高品質的 LTPS 薄
膜電晶體[1-6]。
1.6 低溫複晶矽(LTPS，Low Temperature Polycrystalline Silicon)
1.6.1 低溫複晶矽的優勢
ㄧ 般 複 晶 矽 薄 膜 製 作 的 方 法 分 為 直 接 沉 積 複 晶 矽 (As-Deposited Polysilicon)及沉積非晶矽再退火(Annealing)兩種。直接沉積複晶矽製程溫度在 625℃以上，高於ㄧ般玻璃基板的軟化溫度 600℃，且直接沉積的複晶矽，其 晶粒(Grain)較小，缺陷(Defect)較多，製作出來的薄膜電晶體特性較差，所以 通常無人使用此方式製作，此法一般用於半導體製程中的閘極多晶矽沉積。另 外一種製作複晶矽的方法為先利用低壓化學氣相沉積(LPCVD, Low Pressure Chemical Vapor Deposition)、PECVD 或濺鍍(Sputtering)的方式沉積非晶矽薄 膜，再利用熱處理的方式使其再結晶為複晶矽薄膜。
再結晶的方式可分為高溫及低溫兩類，以玻璃基板的軟化溫度 600℃為分 界 。 高 溫 再 結 晶 通 常 以 爐 管(Furnace)或 是 快 速 熱 退 火 (RTA, Rapid Thermal Annealing)的方式進行，由於使用高溫製程，所以必須使用較昂貴且小尺寸的 石英基板，並限制了其應用範圍。因此低溫再結晶的方式是目前最受矚目並為 工 業 界 採 用 的 技 術 。 利 用 低 溫 再 結 晶 所 製 造 的 低 溫 複 晶 矽 (LTPS, Low-Temperature-Poly-Silicon )薄膜電晶體具有較高載子移動率[1-7]。
電子與電洞的移動率是決定一個 TFT 元件等效傳導率與尺寸大小的重要 參數，而高載子移動率使得 LTPS TFT-LCD 具有下列的競爭優勢:
I. 可縮小畫素(Pixel)中 TFT 的尺寸，增加透光區域的面積，而達到高開 口率，如圖 1.4 所示。因此在相同的發光亮度下，LTPS TFT-LCD 可採 用 低 瓦 數 的 背 光 源 ， 達 到 低 耗 電 量 的 要 求 。 另 外 藉 由 完 全 自 我 對 準 (Fully Self-Alignment)來形成源/汲極區域，則可降低寄生與重疊電容所 需的儲存電容面積也能因此縮小，讓開口率進一步提高，而能提供更 高精細、高解析度的液晶面板。
II. 可將周邊驅動電路與液晶面板同時製作於玻璃基板上，有利於減少電 路板驅動 IC 與面板電極之間的連線，而降低材料成本;同時更可以在後 段模組組裝過程中，避免組裝造成的產品損害，進而提升良率降低製 造成本。
III. 可降低顯示器模組的重量與厚度。驅動電路的整合不但能消除驅動 IC 本身的重量與厚度，也省去的與其相關的 TAB 及 PCB 封裝所增加的 厚度與重量，可達到縮小面板厚度約 10%~20%，達成產品薄型化的要 求。
IV. 可增加液晶顯示器面板的可靠度。TAB 連接線的故障與鬆脫是面板損 壞的主因，因此省去 TAB 的封裝將使得液晶顯示器面板的可靠度得以 提升。
V. 可降低驅動電壓，進而降低液晶面板的功率消耗。LTPS-TFT 具有高載 子移動率與低臨界電壓(Threshold Voltage)的特性，因此在固定驅動電 流下，驅動 LTPS-TFT 的電壓可大幅降低，再加上寄生電容的減少，
則驅動液晶面板的功率消耗能大幅降低。表 1-1[1-8]列出了 a-Si TFT 與 LTPS TFT 的各方面特性比較。
表 1-1 a-Si TFT 與 LTPS TFT 特性比較[1-9]
項目 非晶矽TFT 低溫複晶矽TFT
材質 第六代玻璃 第四代玻璃
基板
面積 2227500 mm2
598400 mm
2溫度 ＜350 ℃ ＜
600 ℃
設計準則 5 微米
1.5 微米
使用光罩數 4~5 道
5~9 道
製程
閘極氧化層厚度 300 nm
80~150 nm
晶格結構 Short Range OrderH-Termination
Grain boundary
臨界電壓 1 V
1.2 V
載子移動率 0.5~1 cm2 /V-s ＞100 cm2
/V-s
特性操作電壓 15~25 V
5~15 V
1.6.2 低溫複晶矽結晶方法
低溫複晶矽的量產技術在過去十年間急速熱絡的展開，包括固相結晶法 (SPC, Solid Phase Crystallization ) 、 準 分 子 雷 射 退 火 (ELC, Excimer Laser Crystallization) 及 金 屬 誘 發 / 金 屬 誘 發 側 向 結 晶 (MIC/MILC, Metal Induced Lateral Crystallization )等，以下將分別介紹。
1.6.2.1 固相結晶法(SPC, Solid Phase Crystallization )
固相結晶法是成本最低，也是技術門檻最低的結晶法。在 1997 年 V.
Subramanian 與 P. Dankoski 等人[1-9]曾報導過，運用固相結晶法將沉積的非晶 矽薄膜再結晶化的複晶矽薄膜電晶體比直接沉積複晶矽製做的薄膜電晶體擁 有更好的電性。固相結晶法是將已沉積之非晶矽薄膜置入爐管中進行 600°C 退火約 24 小時，所得到的晶粒大多呈橢圓形，並具有較高的缺陷密度(Defect Density)存在於複晶矽薄膜中，而再結晶的生成是藉由熱力學驅動力給予足夠
的能量跨越最初的能障將非晶矽形成介穩態相轉變成複晶矽。影響結晶性的主 要原因是在非晶矽薄膜中的成核比例，而成核比例嚴重受到沉積非晶矽薄膜的 方法與條件的影響[1-10~1-11]
，因為非晶矽的組織結構與亂度會影響薄膜穩定的 成核，高亂度的組織將影響矽原子成核所需跨越的能障。一般的作法，為了得 到較大的晶粒，可以改變非晶矽的沈積參數及退火條件。但是利用固相結晶法 所得到的複晶矽晶粒品質和另兩種結晶法相比仍然是較差的。另外，退火溫度 過高並不適用於一般的玻璃基板，一般的玻璃基板軟化溫度約為 600°C 左右，
可能將造成玻璃的變形。固相結晶包括二個步驟，分別為成核(Nucleation)和 成 長(Growth)。成核又可分為均質成核(Homogeneous)和異質(Heterogeneous) 成核。以固相結晶法來說，由於非晶矽裡含有缺陷，缺陷自由能較高，較容易 吸附溶質原子造成原子聚集，形成異質成核，進而成長；也有部分的成核是以 均質成核進行，然後再進行成長。但是一般的固相結晶法退火時間太長，且最 後所得到的晶粒缺陷多，並且含有大量的微雙晶(Micro-Twin)[1-12]因此最後所 做出的薄膜電晶體特性並不佳。
1.6.2.2 準分子雷射退火結晶法(ELC, Excimer Laser Crystallization)
準分子雷射結晶法為目前業界最廣泛使用的結晶技術，準分子雷射結晶 法比起固相結晶法可得到較佳的結晶品質，這是因為溶融引發複晶矽成長。
Excimer 準分子為 Excited 及 Dimer 二字的組合，又稱激態分子，而準分子雷 射是在雷射管中封入稀有氣體，如 Xe，與鹵素氣體，如 Cl，工作物為處於激 發態的複合粒子，其活性介質不完全是個分子，介由電子束或電漿放電漿稀有 氣體激發到電子激態，生成只有在激態情況才能生存的雙原子分子，當放出光 子而降回到基態時，即分解為原子，此即表示分子中有惰性氣體，在基態時不 會與其他分子結合，但在激態時即會產生結合。一般準分子雷射結晶法製法的 製造過程是先利用 PECVD 沉積低含氫量的非晶矽薄膜，再以 400~500℃做去 氫的動作，去氫完成後以準分子雷射作為主要動力能量，利用瞬間雷射脈波產 生高能量入射到非晶矽薄膜表面，在薄膜中距離表面約 100 奈米的深度產生熱 能效應，使非晶矽薄膜瞬間達到 1000℃~1200℃而融化，實現非晶矽向複晶矽 的轉變。這種方法獲得的複晶矽薄膜的特性滿足顯示面板用 TFT 開關元件及 周邊驅動用 TFT 元件性能的要求[1-13]。準分子雷射主要是在紫外光範圍的高輸
短，約 10ns，因此加熱的時間是很短暫的，而且結晶的晶粒缺陷較少，品質 較佳且不會傷害玻璃基板。缺點是雷射設備成本過高，而且結晶的均勻性不 佳，當雷射將非晶矽層溶融結晶後，在兩晶粒的交界處會隆起產生晶界。此現 象會導致表面粗糙，將會影響元件的製作。當然還有其他的缺點，像是玻璃基 板通常需要雷射掃描 20 次左右才能形成良好的結晶。為了提高生產效率，現 在有採用多路雷射同時掃描的方式。也可以採用矩形光束的方法，使雷射能量 均勻集中形成一個矩形光束，對基板進行有選擇性的掃描。 常用的準分子雷 射器如表 1-2 所示。因為 XeCl 準分子雷射器具有較好的氣體穩定性和在波長 308 奈米處非晶矽薄膜具有高吸收係數(～106 cm-1)的優點。所以很多廠商採用 XeCl 準分子雷射器進行生產。
表 1-2 準分子雷射氣體及其波長
Laser gas F2 ArF KrCl KrF XeCl XeF
λ(nm) 157 193 222 248 308 351
而依照矽膜融化之狀態，所需的雷射能量密度（Fluence）可區分為三個 重要臨界點[1-14~1-17]：
I. 部分融化之能量密度（Partial Melting Fluence，簡稱 Ft）：
若能量密度介於完全融化之能量密度與臨界融化之能量密度時，熔融矽 之結晶模式屬於三維的成長模式，且結晶晶粒尺寸會隨能量密度的提高而增 加，但由於此區能量較低，因此產生之晶粒將不會太大。
II. 完全融化之能量密度（Complete Melting Fluence，簡稱 Fc）：
若是能量密度大於完全融化之能量密度時，非晶矽薄膜會完全被熔融，
液態矽則在極大過冷度下產生大量結晶核，導致凝固後的晶粒尺寸較小，直徑 只有數十個奈米長。
III. 近乎完全融化之能量密度（Near Complete MeltingFluence，簡稱 Fn）：
當能量密度略低於完全融化之能量密度時，非晶矽薄膜處於幾乎完全被 熔融的狀態，而在非晶矽膜與玻璃的界面上留下少數不連續的未熔融顆粒，則 以此作為晶種作側向之結晶成長，其晶界隨著固/液介面往平行薄膜方向形成 側向結晶而獲得最大的結晶
晶 粒 ， 此 晶 粒 通 常 是 矽 膜 膜 厚 的 好 幾 倍 ， 所 以 稱 此 區 域 為 SLG
（Superlateral-Growth）區，但此區的製程窗口（Processing Window）過於狹 小，很難控制雷射能量在此能量範圍內，只要輕微的雷射能量變動將會導致多 晶矽膜成為另外兩種狀態，即部分融化或完全融化。
依照能量密度之差異性，區分為三種晶粒成長方式[1-18]，如圖 1.5 所示之 部分熔融區域晶粒成長示意圖、圖 1.6 所示之完全熔融區域晶粒成長示意圖及 圖 1.7 為近乎全熔融區域晶粒成長示意圖。
圖 1.5 部分熔融區域晶粒成長示意圖。
圖 1.6 所示之完全熔融區域晶粒成長示意圖。
圖 1.7 近乎全熔融區域晶粒成長示意圖。
1.6.2.3 鎳金屬誘發結晶 / 鎳金屬誘發側向結晶(NIC / NILC，Ni-Metal Induced / Ni-Metal Induced Lateral Crystallization )
使用爐管以固相結晶法製做複晶矽需要高溫及非常長的退火時間，而鎳 金屬誘發結晶/鎳金屬誘發側向結晶能夠降低退火溫度及退火時間[1-19~1-22]
，並 且以鎳金屬誘發側向結晶製作複晶矽可以獲得較大的晶粒尺寸，減少薄膜電晶 體通道中晶界的比例。在 1963 年 Wagner 和 Ellis 等人[1-23]發現少量的特定金 屬可以幫助矽結晶。依照不同誘發結晶的方式可以分成兩類：第一種是與矽產 生共晶反應(例如：Al[1-24]、Au[1-25]等)，由於共晶點的溫度通常比一般單相結 晶的溫度低，所以可以在低溫下產生結晶。以 Al 為例，M. S. Haque[1-24]在研 究中指出 Al 與 Si 的共晶溫度在 577℃，但在 200℃左右便開始與 a-Si 層反應 產生結晶。金屬向內擴散時不僅使 a-Si 結晶，同時因為金屬摻雜的關係導致 Si 層轉變成 p 型。
另一種低溫結晶的方式是利用金屬與矽反應成介穩定(Metastable)的矽化 物(例如：Ni[1-25~1.28]、Pd[1.29~1.30]
等)，在矽化物移動的過程中，金屬原子的自 由電子與介面處的 Si-Si 共價鍵發生反應，降低 a-Si 結晶所需的能障(Energy Barrier)，使得結晶溫度降低。一般較常用的金屬為 Ni，而其機制也最清楚，
因此以 Ni 來說明此類金屬誘發結晶的過程。Ni 會先與 Si 反應成多種矽化物
[1-31]
，在靠近 a-Si 區域的地方會產生富 Si 的 NiSi2，於 NiSi2中的 Ni 原子在 NiSi2與 a-Si 介面的自由能比在 NiSi2與 c-Si 介面處低，這個自由能差會使 Ni 原子往 a-Si 層移動；反之，在 NiSi2中的 Si 原子在 NiSi2與 c-Si 介面的自由能 比在 NiSi2與 a-Si 介面處低，驅使 Si 原子往 c-Si 的方向擴散。換句話說，由 於 Ni 與 Si 在 NiSi2/c-Si 及 NiSi2/a-Si 界面處的自由能的差異，產生了驅動力使 得NiSi2持續的往a-Si 延伸，而所經之處產生 Si 結晶[1-32]。由 Hayzelden 在 1993 年提出的分裂機制，首先會在 NiSi2上形成 c-Si 結晶核，然後 Si 會往 c-Si/NiSi2
的介面移動，而誘發結晶，接著，又在 NiSi2的領導端(leading edge)處先形成 了 c-Si 結 晶 核 ， 同 時 Ni 為 了 降 低 在 NiSi2/c-Si 介 面 處 化 勢 （ Chemical Potential），造成 Ni 會往 NiSi2/a-Si 介面處擴散，因此產生 NiSi2的遷移，同 時也形成一個新的 NiSi2/c-Si 介面。如圖 1.8(a)(b)(c)所示的 NiSi2/a-Si 介面形 成的結晶成長機制示意圖，而此過程一直重複，因而得到針狀的誘發結晶。
圖 1.8 c-Si 在 NiSi2/a-Si 介面形成的結晶成長機制[1-33]。
圖 1.9 Si 與 NiSi2晶體結構。
圖 1.9 為 Si 與 NiSi2的晶體結構。Si 為鑽石(Diamond)結構、晶格常數為 5.430Å；NiSi2屬於螢石(Fluorite)結構、晶格常數為 5.406Å，兩者因晶格常數 不同所產生的晶格不匹配(Lattice Mismatch)僅有 0.44％。在眾多金屬矽化物中 NiSi2 擁有與矽最相似的結構及最接近的晶格常數，因此相當適合做為誘發結 晶的核。故我們在實驗中將以 Ni 為誘發結晶的金屬。
Ni 在元素週期表中屬於過渡金屬，在結晶或非晶矽中都屬於快速擴散 源，由於 Ni 較小的原子尺寸與矽為較鬆散的鑽石結構，因此 Ni 在矽中主要是 藉著間隙式擴散(Interstitial Diffusion)來快速移動。 在此機制中，擴散係數(D) 會遵守 Arreherius 方程式：
⎟ ⎠
⎜ ⎝
= D − H kT D
i i,0exp ⎛
iM⎞
(1-1)
其中
H
iM為焓的變化量，Di,0為指數係數，T 為溫度。以 Ni 而言，在非晶矽中 的擴散係數大概是 2.9*10-3exp[-1.3(eV)/kT] cm
2/s[1-34]，在 400℃下，這約為在 結晶矽中擴散的十萬分之一，這擴散被抑制的原因來自於非晶矽內部的本質缺 陷(intrinsic defect)，Ni 在非晶矽中擴散係數可由下式表示( a Si ) D a Si [ C ( H kT ) ]
D Ni − = Ni ( − ) / 1 + α t exp Ni B /
(1-2)
其中
α=Z
Ni(θ
0/θ
*)exp(S
BNi/kT)，C
t為被捕陷的原子(traps)比例、HB(SB)為釋放一 個被捕陷的間隙原子所需的焓(熵)，ZNi為一個捕限陷阱周圍的捕捉間隙數以及θ
0 (θ*)代表間隙原子(被捕陷的間隙原子)的頻率。由於非晶矽有高濃度的本質 捕捉陷阱(intrinsic traps)以及較大的 HB，這 Ni 在非晶矽中的擴散被大幅度的 抑制[1-34]。而在 Ni-Si 的反應中，主要是藉由 Ni 原子在 Si 中擴散來進行。在 200℃
時 Ni 與 Si 首先產生 δ-Ni2Si，之後隨著退火溫度的提高，在 350℃時 Ni2Si 逐 漸被 NiSi 相所取代，這兩階段的相變化皆是由擴散機制所控制。而在 750℃
左右的高溫 NiSi 慢慢形成 NiSi2。此時 NiSi2的形成主要是由成核機制所控制 的，需要在高溫下才能形成[1.32]。一般，退火過程中 Ni 並不會直接與矽反應 形成 NiSi2，而會先反應形成 NiSi 的介穩定相，再由 NiSi 與 Si 反應而得到 NiSi2。在 NiSi 與 Si 的反應機制裡，NiSi 與 a-Si 反應形成 NiSi2是屬於擴散控 制，也就是 a-Si 反應形成 NiSi2是很容易很快的，只需在 350℃左右就可以形
是比較不容易的，所以需要在高溫下才能達成。因此就金屬誘發結晶而言，
Ni 與 a-Si 反應形成 NiSi2來誘發結晶並不需要很高的溫度。圖 1.10(a)(b)列出 了鎳金屬薄膜在非晶矽與複晶矽中對應不同溫度下所形成的矽化物相[1.35]。
圖 1.10 鎳金屬薄膜對應不同溫度下之矽化物相[1.35]。
Ni 與 a-Si 反應形成了 NiSi2，接著由於熱力學上的驅動力，使得 NiSi2往 前移動，如前述的結晶成長機制，形成金屬誘發結晶（MIC）。若整個反應是 發生在薄膜之中，則 NiSi2的移動受限於表面與基板底部，迫使 NiSi2向只能 向薄膜的水平方向移動，則形成金屬誘發側向結晶（MILC）[1-33]。
MILC 成長方向有其優選性，如前所述 NiSi2（111）平面跟 Si（111）平 面的晶格常數只有 0.44﹪的不匹配。當 c-Si 在 NiSi2{111}平面上產生磊晶時，
並不會有介面差排的出現。所以在 MILC 的過程中，{111}為其 c-Si 的優選方
向[1.32]。圖 1-11 為 3 個不同軸向的 NiSi2核，在軸向為<110>的情況下，NiSi2
八 面 體 結 構 的 四 個{111}方 向 將 會 平 行 薄 膜 的 上 下 表 面 。 但 是 如 果 軸 向 為
<100>或<111>的情況下，{111}方向並不會平行薄膜表面。所以 c-Si 的成長將 會被薄膜上下表面所限制。所以 c-Si 的成長的優選軸向為<110>而優選成長方 向為<111>。由於 MILC 有上述的優選性，所以以此方法成長的複晶矽會有其 方向性，這也成為 MILC 方法最大的優點。
圖 1-11 MILC 的優選成長方向。
1.7 低溫複晶矽薄膜電晶體(LTPS TFTs，Low temperature polycrystalline . silicon Thin film transistor)結構簡介
目前 LTPS TFT 的結構有上部閘極(Top Gate)與下部閘極(Bottom Gate)兩 種，上部閘極的 LTPS TFT 如圖 1.12 所示。此種結構與 VLSI(超大型積體電路，
Very Large Scale Integration)非常相似，故與 MOSFET(金氧半場效電晶體，
Matel-Oxide-Semiconductor Field Effect Transistor)相容性非常高。利用自我對 準(Self-Align)定義歐姆接觸區域可得到與通道連續的結構，提供了精確的源極 (Source)與汲極(Drain)接面(Junction)，減少額外的微影製程及光罩(Mask)對位 偏移的現象。相較於下部閘極結構，上部閘極結構可將寄生電容減至最小。
下部閘極結構的 LTPS TFT 如圖 1.13 所示。此種結構與 a-Si TFT 製程相 容性高，除了在面板上具有較低的光漏電流特性，且閘極介電層、主動層及汲 /源極層為連續沉積，故可以藉由連續沉積製程得到潔淨的 Oxide/Si 界面。而 在 LTPS 製程中，由於下部閘極本身的結構的關係，在 Poly-Si/Gate Insulator 界面處晶粒尺寸(Drain size)與捕陷位置(Trap site)的影響，電子遷移率較上部 閘極為低，在製程上仍有很大的進步空間。因此綜觀低溫多晶矽薄膜電晶體的 所有性能，上部閘極均要優於下部閘極，所以在未來上部閘極將為 LTPS TFT 的主流結構[1-36~1-37]。
圖1.12 上部閘極的薄膜電晶體結構。 圖 1.13 下部閘極的薄膜電晶體結構。
此外，為克服低溫複晶矽薄膜電晶體在先天上的缺點，開發出許多不同 類型的結構例如低濃度摻雜汲極 (LDD，Lightly Doped Drain)，如圖 1.14 所 示，主要的目的是為了降低閘極兩端接面間的載子易受到大電場而被加速，形 成所謂的熱載子(Hot-Carrier)，而造成導通；為了避免大量的熱載子產生,便將 閘極兩旁與汲極/源極緊鄰的地方做極輕度的摻雜，以降低接面載子數量，進 而降低熱載子效應，然而這種結構必須精確的控制 LDD 長度與佈植的劑量，
在 加 上 額 外 增 加 的 植 入 劑 量 控 制 與 微 影 製 程 成 本 ， 還 有 待 進 一 步 研 究 開 發
[1-37]。
在 2002 年 M.-C. Lee 及 W.-J. Nam 等人[1-38]曾報導 Air-Cavity 形式的結構 如圖 1.15 所示，利用空氣的低介電常數特性抑制了在界面處產生的垂直電場 誘發的漏電流，並減少了臨界電壓飄移的現象，這種結構可視為另一種 LDD 型示。但在此法需以濕式蝕刻的方式製作，製程上控制不易且良率偏低。結合 Overlap 型與 LDD 型所設計出的 GOLDD(Gate Ovcrlap LDD)型式在 2002 年 Y.
Mishima 等人[1-39]曾報導，如圖 1.16 所示，這類型的結構同時兼具 LDD 型式 的低漏電流與 Overlap 形式的高導通特性，可以有效降低扭曲效應與提升元件 可靠度，但此結構在製造上較為複雜且加上小尺寸時設計頗為困難。而另一種 藉由閘極分布的數量而降低通道中電場的分布進而有效的抑制熱載子效應與 漏電流的型式為 Multi-Gate 多重閘極型，如圖 1.17 所示，此種結構常見於 TFT
畫素區域[1-36]。再來則是由 C. F.Yeh 等人[1-40]在 1994 年報導的 Field Plated 型
與 Sub-Gate 型，如圖 1.18 所示。顧名思義，此種結構具有較佳的耐壓特性，
藉由次閘極的控制能夠克服通道中電場過大的問題，但須額外的電極控制，操 作仍屬不便[1-36~1-37]。
圖 1.14 LDD 結構示意圖。 圖 1.15 Air-Cavity 結構示意圖。
圖 1.16 GOLDD 結構示意圖。
圖 1.17 Multi-Gate 結構示意圖。 圖 1.18 Sub-Gate 結構示意圖。
1.8 電性影響因素
1.8.1 晶界能障與晶界載子補陷(Carrier Traps at Grain Boundary)
在基本的載子捕陷的模式中假設晶界本身是非常窄的（與晶粒相比）他 們唯一的效應是去改變有效的摻雜物原子及在晶粒中的自由載子數目。晶界本 身即當作摻雜物偏析及載子捕陷的位置，因此晶界的存在會影響載子移動進而 影響元件的特性，如圖 1-19 所示。當電荷被晶界所捕陷時，為了去補償被晶 界 所 捕 陷 的 電 荷 ， 所 以 在 晶 界 周 圍 形 成 一 個 空 乏 區 域 ， 根 據 Poisson’s equation，在空乏區的電荷造成能帶彎曲，而且會形成能障而阻礙剩下的主要 載子在晶粒間移動[1-41]。能障高度（
Ｖ
B）能用摻雜濃度N 及空乏區寬度 xd 以
ε dx V
2= qN d
2(1-3)
q:一個電子的電荷大小 ε:矽的介電常數
只考慮一維的空間，解方程式得到
V
Bd ε x V
BqN
2= 2
(1-4)
由
V
B的解可以了解能障大小和置換型雜質濃度、捕陷密度及能量有很大的關 係。圖 1.19 (a) 晶粒與晶界示意圖 (b)為了補償被晶界所捕陷的電荷在晶粒周圍 的晶界處形成空乏區域 (c)電荷空乏區造成能帶彎曲，而且形成能障
[1.46]。
由於電子的傳導行為由載子的數目多寡所決定，要決定自由載子在多晶 矽中的數目，必須先考慮置換型的雜質濃度。雜質原子會偏析在晶界中造成損 失，而且在電性上不發生作用；但即使將此損失考慮進去，多晶矽的電導度仍 然比具有相同摻雜濃度的單晶矽低，因為單晶矽中自由載子直接由在晶粒中的 置換型摻雜原子所貢獻至價帶及導電帶，而多晶矽因為有晶界的關係，大部分
的 自 由 載 子 會 被 捕 陷(Trap)在 低 能 量 的 晶 界 位 置 ， 因 而 無 法 貢 獻 到 傳 導 帶
[1-42~1.43]，示意圖如圖 1-9 所示。
圖1-20 很多在晶粒中的置換型摻雜原子所貢獻的自由載子很快速的就被固定 在晶界處的捕陷位置 Nt 每單位面積的能量不超過能隙（Bandgap）
[1-44]。
1.8.2 晶界與晶粒缺陷
在晶界處的懸鍵（Dangling Bonds）及晶粒中的缺陷兩者都會引出一個在 多晶矽中的允許的態位（Allowed State），如圖 1-21 所示。其中和懸鍵有關 的深態位(Deep State) 擁有大約禁止能隙（Forbidden Energy gap）一半的能量
[1-42]，此深態位對載子傳輸的最大影響就是允許載子產生(Generation)與再結合
(Recombination)。 除 了 在 中 間 能 隙 (Mid-Gap)附 近 的 態 位 是 由 斷 鍵 （ Broken Bonds）造成之外，應變鍵（Strained Bonds）也會產生的一個高密度的在能帶 邊的淺拖曳態位（Shallow Tail State）。這些態位都會捕捉載子而造成載子傳 導率下降。
圖 1-21 捕陷(Traps)主要集中在晶界處，然而在晶粒中的缺陷也有建立起一些 態位。淺拖曳態位(Shallow tail state)與應變鍵(Strained Bonds)有關，而 在中間能隙的深態位(Deep State)是由斷鍵(Broken Bonds)造成的[1-45]。
1.8.3 過渡金屬雜質
在晶圓製程階段，由於成長環境的雜質污染及熱應力造成之缺陷均留於 晶圓當中，且無可避免的會引入第三類過渡金屬原子(鉬、鐵、銅、鎳等)，這 些金屬原子在矽中均屬於快速擴散源，其高擴散性會更進一步的減損元件特 性，同時後續之加工所造成之缺陷亦存於其中，在 IC 製造過程中，這些缺陷 均會影響元件之良率及電性品質。這些金屬雜質會在 MOS 結構的 Gate Oxide 中成為矽化物析出，導致電性崩潰，且在半導體中產生的能隙深層能階(Deep levels in the Band Gap)會強烈的影響少數載子(Minority Carrier)的壽命。而對於 以鎳金屬誘發側向結晶方式製作的薄膜電晶體，同樣的鎳金屬以及其矽化物所 造成的能隙深層能階亦會影響電晶體的導通特性。
1.9 電性改善方法
晶界能障、晶界補陷、晶界與晶粒缺陷以及金屬雜質的存在會大大的減 損複晶矽元件的電性。因此為了提升電性，減少晶界的數量、減少晶界中的有 效的捕陷位置、減少晶界與晶粒缺陷以及降低金屬雜質濃度，有以下幾種方式。
1.9.1 後退火 (Post-Annealing)
晶界本身是個能障，晶界的存在將會阻礙載子移動，因而減少電子移動 率，而減損 TFT 元件的效能，因此如何減少晶界的數量對改善 TFT 元件特性 來說也是一個很重要的課題。另外，晶粒內缺陷的消除對提升元件特性也有很 大的幫助。因此很多研究相繼的提出如何減少晶界及消除晶粒缺陷，其中最有 效的方式就是利用後退火的方式[1-45~1-47]，即在非晶矽膜結晶完後，再利用高 溫退火的方式或準分子雷射退火的方式進行結晶，通常可以得到尺寸較大，缺 陷較少的晶粒，因而改善多晶矽膜的品質。
1.9.2 電漿鈍化 (Plasma Passivation)
由 於 缺 陷 被 鈍 化 所 以 禁 止 能 隙 的 態 位 不 會 被 活 化 ， 因 此 不 會 再 捕 陷 載 子。晶界中的懸鍵的形成是由於不同指向的晶粒的接和點的晶格排列不連續所 引起的，因而這些懸鍵形成了很多的捕陷位置。在 Si/SiO2界面的懸鍵一般常 用 H 原子將懸鍵中斷，所以利用 H 原子可以將晶界中的懸鍵鈍化以減少晶界 中的有效捕陷數目。當捕陷載子的數目減少晶界的能障也跟著減少[1-48]。一般 可利用電漿(Plasma)來進行晶界鈍化改善元件的執行效果，常用來進行晶界鈍 化的電漿有 H2、N2O 及 H2/N2混和型電漿[1-49~1-51]
，根據文獻中[1-51]報導 H2/N2
混和型電漿會比 H2電漿有更好的鈍化效果，這是由於 H2/N2混和型電漿除了 有氮離子（N+）的鈍化作用外，同時提高原子間的撞擊機會，因而提高鈍化 的離子數目，可以加強鈍化的效果，另外 NH3 電漿也有不錯的鈍化效果，跟 H2電漿相比可以讓熱載子(Hot Carrier)有更好的穩定性，同時可以讓匣極氧化 層有更低的漏電流及更高的崩潰電壓[1-52~1-53]。
1.9.3 捉聚 (Gettering)
為了降低金屬雜質原子在電性上所造成的傷害，一般使用捉聚(Gettering) 方式將雜質原子移除或降低其濃度。捉聚方法根據其作用機制可分成五類[1-54]:
Phases)、缺陷補陷(Atomic Trapping by Defects)、與摻雜原子作用(Interaction with Electronic Dopants)以 及 磷 擴 散 捉 聚 與 非 平 衡 過 程(Phosphorus-Diffusion Gettering and Nonequilibrium Processes)。而捉聚的技術則有下列三種: 內部捉 聚 法(Internal Gettering)、化學捉聚法(Chemical Gettering)，以及外部捉聚法 (External gettering) [1-55]，如圖所示。捉聚的方法必須根據電子元件的結構以及 特性需求來做選擇。對於薄膜電晶體，目前只有夏普的 CGS 技術，利用離子 植入將磷離子植入主動層中通道區域的兩端，在退火過程因為植入磷離子區域 有缺陷的出現，造成此區域的金屬雜質溶解度提高而將通道區域的金屬雜質吸 附到離子植入區，達到捉聚的效果[1-56]。
圖 1.22 (1)內部捉聚法(Intrinsic Gettering) (2)外部捉聚法(Extrinsic Gettering) (3)化學捉聚法(Chemical Gettering) [1-57]。
1.10 論文的研究動機與分段架構
1.10.1 論文的研究動機
本論文希望研究在進行 NILC 製程時，在 Si 薄膜表面會形成一層非常薄 的氧化矽，而這層氧化矽的生成是消耗了 a-Si 薄膜本身的厚度並產生了一個 新的 Oxide/a-Si 的界面。因此，本次研究則是在 a-Si 薄膜結晶化之前另外以 PECVD 沉 積 一 層 TEOS-Oxide( 四 乙 基 正 矽 酸 鹽 氧 化 物 ， Tetraethyl Orthosilicate-Oxide)再進行 NILC 製程，並製作成 TFT。主要探討不同機制生 成的氧化層在 NILC 製程中造成的影響。同時也以相同製程在 a-Si 上方有/無 覆蓋 TEOS-Oxide，分別製作了一組 SPC TFT 作為對照組，詳細討論 Oxide/a-Si 界面對鎳金屬誘發側向結晶造成什麼影響，並對電性方面作詳盡的探討。
在早期曾有人分別使用了 RCA Clean 步驟中的硫酸加雙氧水(H2SO4 + H2O2，3：1)溶液以及 37％的鹽酸(HCL)溶液來移除鍍覆在矽薄膜表面的鎳金 屬。從第二章所討論的研究中，我們發現預先在主動層上方覆蓋一層氧化層再 進行 NILC 結晶製程所製作的 TFT，產生了高度的捕陷密度，因此本研究將利 用上述兩種溶液進行 Oxide/Si 界面進行表面處理後，製作成薄膜電晶體比較 其電性。
1.10.2 論文的分段架構
此論文共分為四個章節，第一章是導論，主要介紹顯示器的發展沿革與 結晶技術的介紹；第二章主要是探討 Oxide/Si 界面對鎳誘發側向結晶複晶矽 薄膜電體的影響；第三章探討的是表面處理對鎳金屬誘發側向結晶的效應。
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