第四章 PGA 的電路模擬結果
4.9 直流偏移抵消電路
圖4.16是模擬PGA加入直流偏移抵消電路後的頻率響應，同時考慮
ADC負載的情形(負載電容1.5pF)，高3dB頻率(F
H)為9.3MHz，低3dB頻
率(F
L)為200Hz。值得注意的是，IEEE802.11a信號，最靠近DC位置的
Subcarrier，其中心頻率是在312.5KHz，若是F
L設計的太高，可能會濾除
掉信號而產生失真，加上Subcarrier頻譜會延展，F
L的設計變的更為困
難。本論文R7與R8設計為40kΩ，C3設計為1uF，由於容值很大，必須
設計為外接，若是C3設計為100pF，F
L會高於312.5KHz，因此無論如何
C3都必須外接，這是電路設計上必須改進的一大缺點。
圖4.16 PGA頻率響應(具有直流偏移抵消電路)
圖4.17與圖4.18是模擬PGA不具有直流偏移抵消電路情形下，其頻 率響應與暫態響應，當輸入端有1mV的直流偏移電壓，原本60dB的電壓 增益衰減為2.6dB，而此偏移電壓被增益放大器一級一級放大，最後輸 出端的偏移電壓為1.05V，造成訊號嚴重失真。
圖4.17 PGA頻率響應(不具直流偏移抵消電路，輸入有偏移電壓)
圖4.18 PGA暫態響應(不具直流偏移抵消電路，輸入有偏移電壓) 圖4.19與圖4.20是模擬PGA具有直流偏移抵消電路情形下，其頻率 響應與暫態響應，當輸入端有1mV的直流偏移電壓，電壓增益沒有衰 減，輸出端的直流偏移電壓只有10mV。
圖4.19 PGA頻率響應(具直流偏移抵消電路，輸入有偏移電壓)
圖4.20 PGA暫態響應(具直流偏移抵消電路，輸入有偏移電壓)
4.10 4轉15解碼器
圖4.21與圖4.22為模擬4轉15解碼器的輸入與輸出信號波形，輸入為 Binary Code，輸出為1-of-n Code。
圖4.21 4轉15解碼器的輸入信號波形
圖4.22 4轉15解碼器的輸出信號波形
4.11 6轉16解碼器
圖4.23與圖4.24為模擬6轉16解碼器的輸入與輸出信號波形。
圖4.23 6轉16解碼器的輸入信號波形
圖4.24 6轉16解碼器的輸出信號波形
4.12 最佳化之模擬
本論文以低電流(低功率消耗)為目標，希望在頻寬、線性度與輸入 相關雜訊電壓皆符合規格要求下，PGA 具有最低的電流。
電路設計首先必須決定的是負載電阻大小，如表 4.1 所示，負載電 阻 R
Load代表 R
L1並聯 R
L2，阻值若是越大，則頻寬越小，因此，在頻寬 至少大於 8.3MHz 與低電流的要求下，可得到 R
L1與 R
L2分別設計為 28kΩ 與 20kΩ ; 然後要決定的是源級退化電阻 Rd 大小，其與增益放大器的 第一級電路 (圖 3.7，節點 1 2)消耗電流有關，電流若是越小，則 Rd 越 大 (圖 3.7，因為節點 2 的 R
out越大 )，THD 越小，輸入相關雜訊電壓 Vn 越大，因此，在低電流且 THD 與 Vn 皆最佳的要求下，可得到 Rd 為 2.212kΩ(PGA 增益為 60dB 條件下)。
最終，本論文的電流消耗為 1.6416mA(功率消耗約 2.95mW)，表 4.2 為本論文與其它論文之效能比較。
Itotal(mA) Rd(kΩ) RL1,RL2
(kΩ) RLoad(kΩ) BW(MHz) THD(%) Vn
(nV/√Hz)
2.9516 0.871 7,5 2.91 35.99 2.7779 9.49
2.1829 1.208 14,10 5.83 18.47 2.4573 11.86
1.8377 1.665 21,15 8.75 12.47 2.1968 14.4
1.6416 2.212 28,20 11.66 9.39 1.9751 16.62
1.4814 3.095 35,25 14.58 7.53 1.865 19.69
1.3798 4.359 42,30 17.5 6.28 1.798 23.31
1.3053 5.88 49,35 20.41 5.38 1.6242 26.97
1.2566 7.949 56,40 23.33 4.7 1.433 31.11
表 4.1 最佳化之模擬(PGA 增益為 60dB)
Design [9] [11] [13] This Work
Bandwidth 15MHz 246MHz 36MHz 100MHz
Gain Range -2~12dB -15~45dB -4~64dB 6~60dB
Gain Step - 2dB 2dB 1dB
Input-Referred
Noise 16.75nV/√Hz - 26nV/√Hz 16.62nV/√Hz Technology 0.5µm CMOS 0.35µm CMOS 0.25µm CMOS 0.18µm CMOS
Total current 5mA 9mA 1.5mA 1.64mA
Supply Voltage 5V 3V 2.5V 1.8V
表 4.2 效能比較
第五章 結論與未來工作
本論文設計與模擬完成一個適用於 IEEE 802.11a 之可程式增益 放大器，論文的重點在於規格評估與理論推導。在規格評估方面，對 於 PGA 的輸入相關雜訊需求，一般學術論文較少見到，而本論文做 了詳盡的分析與推導；在理論推導方面，對於特殊的Gm Boosting 電 路，雖然不是一個創新的電路，電壓增益公式也是已知，但是本論文 畫出其小信號模型，做合理的假設，將電壓增益的來龍去脈做詳盡推 導，並修正原作者的錯誤，而得到一個正確的電壓增益公式。
對於本論文的模擬結果，雖然最終達到低電流的目標，但是最大 的缺點在於線性度不佳，作者認為有以下幾點可能原因:
1. PGA 輸入與輸出偏壓在 0.9V，由於電路疊接的原因，Input Swing Range 大約有 0.2V(單端輸入)的空間，只略大於規格要求，導致 線性度不佳。
2. Gm Boosting 電路架構有其先天的缺點，增益放大器(圖 3.7)的第 一級輸入(節點 1)與第三級輸入(節點 3)，其輸入訊號範圍會互相 限制，舉例來說，若是增加第一級的輸入範圍，則第三級的輸入 範圍會被壓縮，在無法兩全其美的條件下，導致線性度不佳。
3. 規格評估有誤，使得 PGA 的輸入訊號太大，導致線性度不佳。
針對線性度的改善，作者提出以下幾點可行方法:
1. 將 PGA 的輸入與輸出偏壓位置提高至 1V 或 1.1V，使得 PGA 具 有較大的 Input Swing Range(包含增益放大器的第一級與第三 級)，以作者本身嘗試的結果，THD 可以做到接近-50dB。但是，
這樣的做法必須考量 PGA 的實際應用，也就是必須考量 PGA 的 前後級電路(前級為 LPF，後級為 ADC)，其輸入與輸出的偏壓位 準必須匹配，絕大部份的學術論文或是Datasheet，皆將輸入與輸 出偏壓位準定在 VDD/2，若是任意調整 PGA 的偏壓位置，勢必 會遇到麻煩。
2. 改變電路架構，採用改變回授電阻型式的電路架構(圖 2.3)，這是 最常見的 PGA 作法，雖然普通，卻很實用，可以得到最佳的線 性度。
本論文的未來工作，包含以下幾個部份:
1. 線性度之規格評估與效能提升 2. 穩定度之研究(模擬 Phase Margin)
3. 穩定時間(Settling time)與 Slew rate 之研究 4. DC offset cancellation circuit 之研究
5. 晶片實現與量測
參考文獻
[1] H. O. Elwan, T. B. Tarim, and M. Ismail, “Digitally Programmable dB-Linear CMOS AGC for Mixed-Signal Applications”, Circuits
& Devices Magazine, p.p.8~11, July 1998.
[2] K.H. Huang, W.C. Wang, T.H. Yang and C.K. Wang, ”A 2-V 7.2°
Jitter AM-Suppression CMOS Amplifier Using Current-Mode Hybrid Magnitude Control”, IEEE Journal of Solid-State Circuits Vol.34, No.10, p.p.1373~1381, October 1999.
[3] Richard Van and Ramjee Prasad “OFDM for Wireless Multimedia Communications”Oct 1999
[4]中華大學電機所 陳柏成“應用於 IEEE802.11a 5GHz U-NII Band 之可變增益低雜訊放大器的設計”,2004
[5]中華大學電機所 楊宗育“降低雜訊指數及增進轉換增益之 5GHz CMOS 混波器電路設計”,2003
[6]中華大學電機所 陳鈺民“適用於IEEE802.11a之通道選擇濾波 器”,2003
[7] Koutani, M and Iizuka, K “A high OIP3 quadrature mixer using cross-coupled transconductor” IEEE 2005 CUSTOM INTEGRATED CIRCUITS CONFERENCE
[8] Brandolini, M.; Rossi, P.; Sanzogni, D.; Svelto, F “A +78 dBm IIP2 CMOS direct downconversion mixer for fully integrated UMTS receivers” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.