研究背景

數位影像(digital image)一般指的是呈現於電腦上的圖片或相片，一張數位影像 的資料通常是由許多像素(pixels)組合成的一個二維陣列。一個二維陣列的大小，

即為這張影像的大小。舉例來說，若以一個 256×256 的二維陣列來存放一張數位 影像的資料，則這張數位影像的大小亦為256×256(像素)。進行影像擷取及傳送的 過程中，可能會遭受到外在因素的干擾而造成影像失真，使影像上的某些像素不 具備其原本帶有的資訊，這些像素即稱為雜訊(noise)。影像上常見的雜訊有許多 種，例如，隨機分佈在影像上黑色或白色像素的胡椒鹽雜訊(salt-and-pepper noise，

本論文簡稱為SPNoise)，具有連續性損壞影像的脈衝突發雜訊(impulse burst noise，

本論文簡稱為IBNoise)，對影像上每個像素做高斯分佈處理的白高斯雜訊(white gaussian noise)等，如圖 1所示。

(a) Lena 原始影像 (b) 含20% SPNoise 的 Lena 影像

(c) 含 20% IBNoise 的 Lena 影像 (d) 含白高斯雜訊(μ= 0, σ = 0.05) 的 Lena 影像

圖 1 影像雜訊

影像濾波器(image filter)是一種專門處理影像雜訊的系統，用來去除雜訊 (denoising)、移除雜訊(noise removal)或是降低雜訊(noise reduction)，藉此將雜訊還 原成原本的像素並具備其原有的資訊。影像是由一個二為陣列組成，所以可以用 空間域(spatial domain)的影像過濾方式來處理影像上的雜訊，其數學式表示如下。



 







f , T ( 1 )

在上式之中，i為輸入影像、f為經過處理的影像、而T為作用於i的運算子亦稱為過 濾雜訊的方法。T會針對整張影像做滑動式視窗(sliding window)並以影像上每個座 標i(x, y)為中心點向外擴張一個m × m的遮罩(mask)，利用此遮罩內的像素做線性 (linear)或非線性(non-linear)計算，其結果為f(x, y)，如圖 2所示。

圖 2 滑動式視窗與遮罩

典型的影像濾波器為中值濾波器(median filter)，將遮罩內所有像素先由小到大 排序後，取出中位數作為過濾雜訊的方法，如圖 3所示，及以中值濾波器為基礎 的適應性中值濾波器(adaptive median filter)[ 19 ]及權重中值濾波器(weighted median filter)[ 4 ]。

x

y

滑動式視窗

 x,y i

x ,y1 1

x ,y i i 1

x ,y1 1

i

x,y1

i

x ,y1 1

x ,y1 1 ix 1,y i

i  

x,y 1

i 

遮罩

120 未來的發展趨勢。近年來越來越多關於演化式硬體(evolvable hardware, EHW)應用 於影像雜訊濾波器的研究被提出。演化式硬體是由可重構式硬體(reconfigurable hardware)與演化式演算法(evolutionary algorithms, EA)結合而成，硬體透過與外在 環境的互動，以演化的方式改變自我本體的架構以達到執行效率的提升。由於是 以演化的方式不斷的找出新的答案並規劃出對應的架構，因此硬體平台必須具有 可重複規劃、燒錄及配置內部架構的能力。

可重構式硬體泛指如現場可程式化邏輯陣列(field programmable gate array, FPGA)或是複雜式可程式化邏輯設備(complex programmable logic device, CPLD)這 種具備可重新規劃內部結構能力的硬體。與一般的積體電路(integrated circuit, IC) 不同的地方在於，可重構式硬體允許內部結構在出廠後才規劃決定或是在規劃決 定之後再次進行更改等動作；而一般的IC則在出場之前就已經決定內部結構，無 法在出廠後進行更改。其中FPGA擁有多數的連接單元(connections unit)，賦予邏輯 區塊(logic block)彼此之間擁有高彈性的連結功能，使整個結構擁有更靈活的編輯 性，因此非常適合做為演化式硬體的平台。FPGA的基本架構如圖 4所示。

圖 4 FPGA 的基礎架構

FPGA的主要設計流程如圖 5所示，其主要步驟如下：

STEP 1. 將輸入設計構想(design entry)。

STEP 2. 將STEP 1.的輸入合成(synthesis)出對應的 RTL(register-transfer-logic) 電路。

STEP 3. 將合成的RTL 電路進行執行功能的模擬驗證(behavioral simulation)，

如果功能正確則執行STEP 4.，否則執行 STEP 1.。

STEP 4. 將合成的 RTL 電路轉換成 FPGA 晶片內部電路元件，也就是進行 FPGA 晶片之轉換(translate)、對應(map)、佈置(place)及繞線(router) 等過程，此過程又稱為實作階段(implementation)。

STEP 5. 進行時序模擬(timing simulation)，將實際電路得延遲時間加以模擬，

若模擬驗證成功則執行STEP 6.，否則執行 STEP 4.。

STEP 6. 將設計好的電路配置(configure)在 FPGA 晶片上，以執行硬體的驗 證，若驗證成功，則完成硬體設計，否則執行STEP 1.修改或重新輸 入設計構想。

FPGA 的設計構想輸入方式可以分成下列四種：

 使用繪圖的方式。

 使用 VHDL 硬體描述語言的方式。

 使用 Verilog 硬體描述語言的方式。

 使用狀態機(state machine)的方式。

輸入設計構想 合成電路 功能模擬

圖 5 FPGA 的主要設計流程

傳統的硬體設計必須事先準備所有硬體功能的規格再進行規劃程序，且最後 設計的硬體結構是不可以改變的。當遇到工作需求的改變或是工作環境的變化，

即會發生硬體不適用或是故障等問題，造成硬體必須重新設計。演化式硬體是把 人工智慧實現在硬體上的一種概念[ 28 ][ 12 ]，仿效生物界中「物競天擇、優勝劣 敗」的自然進化法則，賦予硬體以演化的方式重覆規劃自己的架構，以因應工作 需求的改變或是工作環境的變化。其演化的方式可以分成下列兩種：

否 功能正確

實作電路 是

時序模擬

模擬正確

電路配置

驗證正確

否

是

否

是

使用於系統上

 內在演化(intrinsic)：直接在可重構式硬體(如CPLD, FPGA等)上做演化式規劃 及 改 變 自 我 本 體 的 結 構 ， 並 以 硬 體 實 作 的 方 式 進 行 適 應 性 的 評 估 [ 2 ][ 20 ][ 21 ]。

 外在演化(extrinsic)：以軟體模擬的方式進行設計或演化式規劃[ 45 ]，直到演 化程序達到終止條件，再將結果實現成硬體。

前者雖然可以獲得正確的電路品質與適應函數值，但由於硬體需要不停的做 重新配置的動作，因此存有成本較大的問題。後者可以減低大量的成本，但由於 是以軟體進行模擬，所以需要大量的時間進行演化，且最後實際製作的電路不一 定具有實際的效能，因為模擬與實際始終存有一段差距。演化式硬體的簡易設計 流程如圖 6所示。

圖 6 演化式硬體的處理流程[ 6 ]