緒論

第一章 緒論

但是卻可以代替真空管的電晶體，而對於發明電晶體最直接的三個 人—蕭克利（William Shockley, 1910-1989），巴丁（John Bardeen, 1908-1991）和布拉頓（Walter Brattain, 1902-1987）也因為此貢獻，

於 1956 年得到諾貝爾物理獎。而電晶體的技術發展很自然的就導致 了積體電路（Integrated Circuit, IC），積體電路就是把許多分立元件製 作在同一個半導體晶片上所形成的電路，1958 年，德州儀器（Texas Instruments, TI）的基爾比（Jack Kilby, 1923-2005）成功製造出全球 第一顆積體電路，並在 1964 年獲得專利，首度證明了可以在同一塊 半導體晶片上能包含不同的元件。同年，快捷半導體（ Fairchild Semiconductor）的諾宜斯（Robert Noyce, 1927-1990），則使用帄面工 藝方法，即藉著蒸鍍金屬、微影、蝕刻等方式，解決了積體電路中，

不同元件間導線連結的問題。也因為有了積體電路，才使半導體工業 成了領袖絕倫的火車頭工業，並促進了電腦的普及。

60 年後的今天，人類的生活已和電晶體密不可分，且為了滿足 市場的頇求，電子元件朝向體積更小、速度更快、耗電量更低邁進，

美商英特爾公司（Intel Corporation），是世界上最大的半導體公司，

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已於 2007 年 1 月就已經成功製成全球首顆 45 奈米中央處理器

（Central Processing Unit, CPU），32 奈米中央處理器也計畫於 2009 年第四季正式投入量產，此時正式可說半導體工業已進入 32 奈米技 術 節 點 （ Technology Node ） 時 代 。（ 美 國 ） 半 導 體 工 業 協 會

（Semiconductor Industry Association, SIA）所發表的半導體國際技術 路圖（International Technology Roadmap for Semiconductors, ITRS），

為美國各地半導體的學者和業界共同預估未來演進的路圖，以及各項 技術的規範。技術節點因各家廠商標準不一，為避免混淆，ITRS 已 於 2005 年後不再使用此名稱，表 1.1、表 1.2 即為 ITRS 在 2007 年底 所發表未來數年微影光學的規範之一。

由於積體電路佈局的線路寬度變得越來越細，光學微影（Optical Lithography）技術頇要不斷的將光源的曝光波長縮短，以提升其解像 度（Resolution, R），近年來微影機台的主力機種為 193 奈米氟化氬

（ArF）準分子雷射搭配濕浸式微影（Immersion Lithography），並配 合解像度增進技術（Resolution Enhancement Techniques, RETs），成功 的將製程線幅推進至 32 奈米技術節點，至於之後的 22 奈米技術節點，

目 前 以 波 長 ~13 奈 米 之 極 短 紫 外 光 微 影 （ Extreme Ultraviolet Lithography, EUVL）[1-3]或不頇圖罩之電子束直寫（Electron Beam Direct Write, EBDW）[4-5]此二大技術最主，但尚有許多問題極頇改

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善，尚未達到量產頇求。

在進入 32 奈米世代後，單次光學照射（曝光）已無法量產 32 奈 米(含)以下之密集線，文獻常報導使用雙成型（Double Patterning）

技術以製備 32 奈米密集線[6-7]。而微影製程細線化後，二維的接觸 孔（Contact Hole, CH）製備通常較一維線隙困難。近年文獻報導 65 奈米以下的接觸孔，量產大都以雙成型搭配阻劑收縮（Resist Shirnk）

技術為主[8-9]；非量產或細線化研究則以干涉光柵（Interference Grating）搭配修剪圖罩（Trim Mask）[10-11]。上述兩種方法皆頇照 射（曝光）二次，且對疊對（Overlay）要求較嚴，製程相對較複雜，

成本也較昂貴。

製程細線化後，為提升解像度，濕浸式微影（NA>1）與偏軸發 光（Off-Axis Illumination, OAI）是目前常用的解像度增進技術，但偏 軸發光的使用，常伴隨著某些間距因繞射導致光程差(Optical Path Difference, OPD) 增 大 ， 而 產 生 焦 深 不 足 的 情 形 ， 稱 為 禁 止 間 距 (Forbidden Pitch)，頇對其修正，以增進焦深，常用的方法為使用圖 罩線幅略增之正偏差法（Positive Bias）、加入散條（Scattering Bar, SB）

與前二者混用三法。

增進禁止間距焦深之散條，可使用遮光鉻膜，缺點為散條寬度受 限，因散條不可成像。在 32 奈米一維線幅，遮光鉻膜散條寬度估計

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低於 15 奈米，製備困難，應用將極為困難。可局部透光之嵌附層減 光散條寬度可較遮光鉻膜增加，製備較易，故實際應用較易，推測為 未來散條使用趨勢。在 65 奈米二維接觸孔以下，焦深急速下降，以 傳統之鉻膜圖罩或是 T%=6 之減光型相移圖罩已不符頇求，頇有新式 圖罩設計以增進焦深。解像度與焦深如魚與熊掌，不可兼得。提升 32 奈米（含）以下一維線幅與 45 奈米（含）以下二維接觸孔之焦深，

為目前半導體業界與學術界共同努力之目標。

本論文主要研究目的在於以正偏差法、減光散條與前兩者混用此 三法，提升 28 奈米線隙焦深，另以實驗室自行設計之減光-緣邊-外 架型（Attenuated-Rim-Outrigger）相移圖罩提升 45 奈米接觸孔焦深。

本論文使用著名之美商 KLA-Tencor 公司微影模擬套裝軟體 ProLith v. 9.0，並利用偏軸發光（Off-Axis Illumination, OAI）、濕浸式 微影與不同之圖罩設計，模擬 45 奈米接觸孔與 28 奈米線隙，探討重 要參數如各式圖罩、間距（Pitch）、照射寬容度（Exposure Latitude, EL）、 正規化成像對數斜率（Normalized Image Log Slope, NILS）、散條透射 度、散條相位差等對焦深（Depth of Focus, DOF）、圖罩偏差增大因 子（Mask Error Enhancement Factor, MEEF）之影響。上述接觸孔與 線隙探討僅能集中在半孤立或孤立情況，因密集情況已無焦深與製程 視窗。另外，亦嘗試模擬 22 奈米以下線幅，探討光學微影之極限。

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