第三章 無電流感測控制
3.7 簡化之無電流感測控制架構模擬
3.7.1 諧波規範比較
接下來的模擬將討論前面小節中所提到之各種簡化的無電流感測控制架構。模擬結 果之波形圖表示於圖3.21 中，此時的負載為額定輸出負載功率 675W。圖中分別繪出了 輸入電壓以及輸入電流。由於簡化無電流感測控制架構主要是對輸入電流的波形會有影 響，對於輸出電壓的穩壓效果影響很小，因此這裡僅就輸入電流之改變進行討論。
觀察圖 3.21 之模擬結果，簡化輸出電壓之除法器對於輸入電流的影響不大，但是若 將控制訊號中之 及 二部份簡化，則會對電流波形造成很大的影響。故雖然 及 二部份其值相對於 為小，但是對於電流波形的影響卻非常巨大。若將 或
任一部份簡化，都將使得電流波形之不連續段增加，並使得電流的諧波增加。圖 3.22 及圖 3.23 分別繪出輸出負載功率 450W 及輸出負載功率 225W 條件下之各種簡化的 無電流感測控制架構，其趨勢與額定負載的模擬結果相同。
i
vcont, vcont,v vcont,i
v
vcont, vcont,θ vcont,i
v
vcont,
為了暸解各種不同的簡化架構在不同額定的負載條件下，是否能滿足 IEC 61000-3-2 之諧波規範，在表3.2 中分別列出了圖 3.21 及圖 3.22 模擬結果之各諧波值，並與 A 類 規範做比較，且另外找到在符合A 類規範下之臨界功率。在表 3.3 中分別列出了圖 3.20、
圖3.22 及圖 3.23 模擬結果之各諧波值，並與 D 類規範做比較。需要注意的是，D 類規 範所定義之單位為mA W，表3.3 中之單位則為轉換過後的單位安培 A。本電路之偶次 電流諧波均為零，故表3.2 及表 3.3 中將省略偶次諧波之部分。
vs
is
(a) vs
is
(b) vs
is
(c) vs
is
(d) vs
is
(e)
圖3.21. 額定輸出負載功率 675W 下之各種簡化控制架構模擬波形：
(a)所提無感測電流架構；
(b)簡化一之無電流感測控制架構；
(c)簡化二之無電流感測控制架構；
(d)簡化三之無電流感測控制架構；
(e)簡化四之無電流感測控制架構。
vs
is
(a) vs
is
(b) vs
is
(c) vs
is
(d) vs
is
(e)
圖3.22. 輸出負載功率 450W 下之各種簡化控制架構模擬波形：
(a)所提無感測電流架構；
(b)簡化一之無電流感測控制架構；
(c)簡化二之無電流感測控制架構；
(d)簡化三之無電流感測控制架構；
(e)簡化四之無電流感測控制架構。
vs
is
(a) vs
is
(b) vs
is
(c) vs
is
(d) vs
is
(e)
圖3.23. 輸出負載功率 225W 下之各種簡化控制架構模擬波形：
(a)所提無感測電流架構；
(b)簡化一之無電流感測控制架構；
(c)簡化二之無電流感測控制架構；
(d)簡化三之無電流感測控制架構；
(e)簡化四之無電流感測控制架構。
表3.2 各種簡化架構在不同額定的負載條件下之諧波大小與 A 類規範比較 額定輸出負載功率675W
諧波次數 A 類(安培) 圖 3.21(a) 圖 3.21(b) 圖 3.21(c) 圖 3.21(d) 圖 3.21(e) 3 2.300 0.1029 1.076 1.844 2.392 3.081 5 1.140 0.05857 0.13169 0.45836 0.57196 0.60478
7 0.770 0.04048 0.10633 0.23439 0.18655 0.0968 9 0.400 0.03096 0.07907 0.09607 0.05104 0.21259
11 0.330 0.02503 0.0611 0.0159 0.09268 0.15261 13 0.210 0.02097 0.04814 0.02889 0.08934 0.03708 15 0.150 0.01799 0.03828 0.04468 0.05408 0.05606 17 0.132 0.01572 0.03047 0.04295 0.0161 0.0687 19 0.118 0.01392 0.02413 0.03119 0.02239 0.03328 21 0.107 0.01245 0.01889 0.01568 0.03262 0.01531
輸出負載功率450W
諧波次數 A 類(安培) 圖 3.22(a) 圖 3.22(b) 圖 3.22 (c) 圖 3.22(d) 圖 3.22(e) 3 2.300 0.0859 0.7100 1.1504 1.7832 2.1784 5 1.140 0.0453 0.0817 0.2741 0.3927 0.3823 7 0.770 0.0307 0.0665 0.1480 0.0910 0.1205 9 0.400 0.0232 0.0494 0.0677 0.0823 0.1693 11 0.330 0.0187 0.0382 0.0191 0.0897 0.0870 13 0.210 0.0156 0.0301 0.0104 0.0543 0.0244 15 0.150 0.0134 0.0240 0.0228 0.0164 0.0578 17 0.132 0.0117 0.0192 0.0253 0.259 0.0410 19 0.118 0.0103 0.0152 0.0212 0.0308 0.0089 21 0.107 0.0092 0.0120 0.0137 0.0193 0.0273
輸出負載功率225W
諧波次數 A 類(安培) 圖 3.23(a) 圖 3.23(b) 圖 3.23(c) 圖 3.23(d) 圖 3.23(e) 3 2.300 0.0723 0.2510 0.3400 0.9999 1.4157 5 1.140 0.0342 0.0283 0.0324 0.1898 0.1265 7 0.770 0.0222 0.0144 0.0259 0.0722 0.1908 9 0.400 0.0164 0.0100 0.0189 0.0717 0.0759 11 0.330 0.0129 0.0076 0.0146 0.0422 0.0484 13 0.210 0.0107 0.0062 0.0117 0.0176 0.0549 15 0.150 0.0090 0.0052 0.0094 0.0236 0.0085 17 0.132 0.0078 0.0045 0.0077 0.0197 0.0321 19 0.118 0.0068 0.0040 0.0063 0.0085 0.0163
表3.3 各種簡化架構在不同額定的負載條件下之諧波大小與 D 類規範比較 額定輸出負載功率675W
諧波次數D 類(安培) 圖 3.21(a) 圖 3.21(b) 圖 3.21(c) 圖 3.21(d) 圖 3.21(e) 3 2.295 0.1029 1.076 1.844 2.392 3.081
5 1.283 0.05857 0.13169 0.45836 0.57196 0.60478 7 0.675 0.04048 0.10633 0.23439 0.18655 0.0968 9 0.338 0.03096 0.07907 0.09607 0.05104 0.21259 11 0.236 0.02503 0.0611 0.0159 0.09268 0.15261 13 0.200 0.02097 0.04814 0.02889 0.08934 0.03708 15 0.173 0.01799 0.03828 0.04468 0.05408 0.05606 17 0.153 0.01572 0.03047 0.04295 0.0161 0.0687 19 0.137 0.01392 0.02413 0.03119 0.02239 0.03328 21 0.124 0.01245 0.01889 0.01568 0.03262 0.01531
輸出負載功率450W
諧波次數D 類(安培) 圖 3.22(a) 圖 3.22(b) 圖 3.22(c) 圖 3.22(d) 圖 3.22(e) 3 1.530 0.0859 0.7100 1.1504 1.7832 2.1784 5 0.855 0.0453 0.0817 0.2741 0.3927 0.3823 7 0.450 0.0307 0.0665 0.1480 0.0910 0.1205 9 0.225 0.0232 0.0494 0.0677 0.0823 0.1693 11 0.158 0.0187 0.0382 0.0191 0.0897 0.0870 13 0.133 0.0156 0.0301 0.0104 0.0543 0.0244 15 0.116 0.0134 0.0240 0.0228 0.0164 0.0578 17 0.102 0.0117 0.0192 0.0253 0.259 0.0410 19 0.091 0.0103 0.0152 0.0212 0.0308 0.0089 21 0.083 0.0092 0.0120 0.0137 0.0193 0.0273
輸出負載功率225W
諧波次數D 類(安培) 圖 3.23(a) 圖 3.23(b) 圖 3.23(c) 圖 3.23(d) 圖 3.23(e) 3 0.765 0.0723 0.2510 0.3400 0.9999 1.4157 5 0.428 0.0342 0.0283 0.0324 0.1898 0.1265 7 0.225 0.0222 0.0144 0.0259 0.0722 0.1908 9 0.113 0.0164 0.0100 0.0189 0.0717 0.0759 11 0.079 0.0129 0.0076 0.0146 0.0422 0.0484 13 0.067 0.0107 0.0062 0.0117 0.0176 0.0549 15 0.058 0.0090 0.0052 0.0094 0.0236 0.0085 17 0.051 0.0078 0.0045 0.0077 0.0197 0.0321 19 0.046 0.0068 0.0040 0.0063 0.0085 0.0163 21 0.042 0.0060 0.0036 0.0052 0.0105 0.0135
根據表 3.2 之結果，觀察可以發現，在輸出功率過大的情況下，將使得最後二種的 簡化狀況，亦即簡化輸出電壓除法器及導通電壓補償迴路，或者是簡化輸出電壓除法器 及電感內阻補償迴路及導通電壓補償迴路，則會發生第三次電流諧波大小不符合 IEC 61000-3-2 之 A 類情形發生。故只要將電路操作在低於某一功率下時，則不論使用何種 簡化的架構下，均能符合IEC61000-3-2 A 類規範。因此利用無感測控制架構仍能使功因 校正電路有良好的效能。
再根據表 3.3 之結果，由於 D 類的諧波規範是依據不同的功率而有所不同。因此觀 察可以發現不論在何種的輸出功率下，若使用最後二種的簡化狀況，亦即簡化輸出電壓 除法器及導通電壓補償迴路，或者是簡化輸出電壓除法器及電感內阻補償迴路及導通電 壓補償迴路，均會有第三次電流諧波不符合IEC 61000-3-2 之 D 類情形發生。固若需要 符合D 類之規範將使用前三種之架構。
3.7.2 電路參數敏感度
本小節的電路參數敏感度模擬，僅考慮將除法器進行簡化。圖 3.24 為在電感感值有 誤差的狀況，將電感感值之誤差設為ΔL=−0.5L以及ΔL=7L，而根據模擬結果可知，
當電感之量測值較實際值小時，其敏感度稍大；當電感之量測值較實際值大時，其敏感 度非常小。若是跟完整的無電流感測架構相比，簡化一的架構，其電路參數敏感度是更 小的。
接著考慮將電感內阻值之誤差設為ΔrL =−0.875rL以及ΔrL =rL進行模擬，其模擬結 果如圖3.24。根據模擬結果，當電感內阻之量測值較實際值大時，其敏感度稍大；當電 感內阻之量測值較實際值小時，其敏感度非常小。若是跟完整的無電流感測架構相比，
簡化一的架構，其電路參數敏感度是更小的。
5ms
vs
is
L
L r
r L L
875 . 0 7
−
= Δ
=
Δ 或
0
-15A 100V
L
L r
r
L L
= Δ
−
=
Δ 0.5 或 0
0
= Δ
= Δ
rL
L 且
圖3.24. 電感參數誤差下輸入電壓輸入電流之模擬波形。
3.7.3 電壓漣波補償模擬
同於前面 3.6.3 模擬的條件，僅將輸出電壓除法器省略並進行模擬。模擬結果如下 所示。其中圖 3.25 之輸出端並聯電容為C =470μF，圖 3.26 之輸出端並聯電容為
F
C=94μ 。根據模擬結果，當電容為C =470μF時，輸出電壓漣波對輸入電流波形的影 響是不存在的。然而當電容為C=94μF時，雖然輸入電流波形不因使用不同方法消去 漣波而不同，但是輸入電流的不連續段非常明顯，而造成這樣結果的原因為省略輸出電 壓除法器，以及電容變小。因此若希望省略除法器則必須使用大電容，而若希望使用小 電容則除法器是必須的。
01156 rad .
0 π
01189 rad .
0 π
01222 rad .
0 π
vs
is
vo
θ
(a)
01156 rad .
0 π
01189 rad .
0 π
01222 rad .
0 π
vs
is
vo
θ
(b)
01156 rad .
0 π
01189 rad .
0 π
01222 rad .
0 π
vs
is
vo
θ
(c)
圖3.25. 簡化除法器之輸出電壓漣波補償模擬波形C =470μF： (a)輸出電壓直接進入電壓控制器；
(b)輸出電壓進入帶拒濾波器後再進入電壓控制器；
(c)輸出電壓減掉估測之輸出電壓漣波再進入電壓控制器。
01 rad .
0 π rad 01222 .
0.01444πrad
0 π
vs
is
vo
θ
(a)
01 rad .
0 π rad 01222 .
0.01444πrad
0 π
θ
vs
is
vo
(b)
01 rad .
0 π rad 01222 .
0.01444πrad
0 π
vs
is
vo
θ
(c)
圖3.26. 簡化除法器之輸出電壓漣波補償模擬波形C=94μF ： (a)輸出電壓直接進入電壓控制器；
(b)輸出電壓進入帶拒濾波器後再進入電壓控制器；
(c)輸出電壓減掉估測之輸出電壓漣波再進入電壓控制器。
第四章 實作結果
4.1 現場可規劃邏輯閘陣列(FPGA)
現場可規劃邏輯閘陣列(Field Programmable Gate Array，FPGA)是一種可規劃邏輯陣 列 IC，它提供了「邏輯閘陣列」(Gate Array，GA)元件的特性與「可程式陣列邏輯」
(Programmable Array Logic，PAL)元件的規劃彈性，具有以下幾個特點：一、使用者可 以規劃任意邏輯電路；二、FPGA 元件可以重複使用燒錄；三、可以快速合成使用者的 電路；四、具有完善的軟體可以配合使用。
利用 FPGA 來實現控制系統有著不少優勢在，除了有較高的運算時脈外，其平行運 算的能力也相當高。除此之外，利用FPGA 實現的控制器，其行為亦非常接近等效之類 比控制器，而且不但能保留其優點，如無計算上的延遲(No Calculation Delay)、更高的 頻寬(Higher Bandwidth)等；更能將其缺點排除，如參數漂移(Parameter Drifting)、較低的 積分層級(Poor Level of Integration) [17]。除此之外，FPGA 與其類似功能之 CPLD 做比 較亦存在不少優點，在編程上FPGA 比 CPLD 具有更大的靈活性，且 FPGA 非常適合複 雜邏輯結構，這些優勢也讓FPGA 更適合使用在控制系統上。
FPGA 元件內部主要包含了三大部分，數萬個標準的可程式邏輯單元(Configurable Logic Blocks，CLBs)，排列形成N×N的電路矩陣；每個邏輯單元均連接至縱向網路及 橫向網路，外部在圍繞一圈輸入輸出單元，如圖4.1 所示。當電路完成設計後，便可以 把產生之電路架構編譯檔下載至FPGA 中進行連線規劃，成為一顆具有特定功能之 IC。
這樣不但縮短了研發時間，同時又擁有多次燒錄等功能，而且也大大增加設計方法上之 彈性。
接下來將介紹FPGA 的設計流程。首先 FPGA 的設計方法有二種，分別為圖形化流 程(Schematic Flow)以及硬體描述語言編輯(HDL Editor)，然而近年來電路設計的規模日
述語言的設計方式成為主流，一般常見的硬體描述語言有VHDL、Verilog 等，而本論文 所使用的為Verilog。
圖4.1. FPGA 元件基本結構。
將所希望設計的電路利用上述方法完成後，接下來則可以做行為模擬(Behavior Simulation)及合成後的函數模擬(Function Simulation)，藉此可以了解所設計的電路功能 是否正確。驗證功能正確後，就可以進行時序模擬(Timing Simulation)，模擬電路在燒入 FPGA 後，所造成延遲是否符合需求。
本實驗所使用之現場可規劃邏輯閘陣列發展板，型號為 UBD-Spartan3-ST3。其核心 為Xilinx 公司研製，型號為 Spartan-3 XC3S200，並配合 Xilinx ISE 9.2i 之軟體進行電路 之撰寫及模擬。此核心內含 3840 個 4 輸入 LUT(Look-Up Table)及 D 型正反器(D-type Flip-Flop)，封裝為 PQFP 208 隻腳位，其中供使用者使用的腳位有 141 隻。此外，還包 含了有12 個 18K-bits 的 Block RAMs，12 個 18 乘 18 的硬體乘法器。實驗板上則提供 4 個指撥開關及LED 介面，4 個七段顯示器及 40MHz 之石英震盪器等[18]。
4.2 實作電路組成與參數量測
GND CLK
SDATA
FPGA XC3S200 Ω
3 18V/110V
圖4.2. 實作電路架構。
首先考慮回授之輸出電壓訊號之實作電路。回授之輸出電壓先經過分壓的過程將輸 出電壓的大小調整在± 5V 之間，原因在於取樣電路所使用晶片 MAX121 其取樣範圍在 5V 之間。經過分壓後之輸出電壓進入一隔離放大器 AD202，其目的在於將輸出電壓 與取樣電路隔離，避免若輸出電壓直接進入取樣電路對其造成損害。MAX121 與 FPGA
±
板則需要四隻腳位進行連結，其控制訊號示意圖如圖4.3 所示。其中 CLK 及 CONVST 是由FPGA 板給至 MAX121 之驅動訊號，利用調整 CLK 的頻率可以得到所需要之取樣 頻率。而SDATA 及 SFRM 則為 MAX121 傳輸給 FPGA 板取樣後之串列訊號。
CLK SDATA CONVST
SFRM 40μs
圖4.3. ADC MAX121 控制訊號。
至於輸入電壓回授的部份，本實驗之硬體架構中需要一偵測相位之電路，目的在於 得到輸入電壓相位，進一步在FPGA 板中利用查表的方式得到與輸入電壓同相位之正弦 波絕對值sin
( )
ωt 。其中主要是利用一顆光耦合TLP620 來完成所需要之功能，其工作原 理為，輸入電壓由IC 的第一及第二隻腳位輸入並經過一大電阻，使流入 IC 的電流降低。接著當輸入電壓足以使發光二極體發光時，則會使右邊之BJT 導通，使得 點之電壓 為零。反之當輸入電壓不足以使發光二極體發光時，則會使右邊之BJT 截止，使得
接著當輸入電壓足以使發光二極體發光時，則會使右邊之BJT 導通，使得 點之電壓 為零。反之當輸入電壓不足以使發光二極體發光時，則會使右邊之BJT 截止，使得