第一章 緖論
1.2 基本概念
1.2.3 超頻取樣
在此章節中將要來定義何謂超頻取樣比為 fs/
( )
2fo ，其中 fs為取樣頻率，fo為訊號頻寬。簡單的說明，超頻取樣也是同樣以減少頻寬內的量化雜訊為目的。假
設在相同的量化雜訊之下使用不同的取樣頻率，能得知較高的取樣頻率因為取樣
的點數較多，則能使得平均量化雜訊降底。超頻取樣則基於這樣特性讓取樣頻率
提高減少頻寬內量化雜訊，如此一來即能提升訊號對雜訊比。假設如圖 1-8 所示
有一頻率響應其輸入訊號振幅為 0 dBFS 輸入頻率為 1 KHz 的正弦波，取樣頻率
102 103 104
-100 -90 -80 -70 -60 -50 -40 -30 -20 -10 0
Power Spectrum Density [dBFS/bin]
Frequency [Hz]
圖 1-8 取樣頻率為 48 KHz 振幅 0 dBFS、輸入頻率 1 KHz 的正弦波
為 48 KHz。所得知的平均雜訊層(Average Noise Floor)大約為 -87 dB。然而如
圖 1-9 所示在相同的量化雜訊之下將超頻取樣比設定為 128 倍，即取樣頻率為
6.144 MHz，可發現平均雜訊層大約為 -109 dB。由此可知使用超頻取樣技巧是
可以改善訊號對雜訊比。
102 103 104 105 106
-120 -100 -80 -60 -40 -20 0
Power Spectrum Density [dBFS/bin]
Frequency [Hz]
圖 1-9 取樣頻率為 6.144 MHz 振幅 0 dBFS、輸入頻率 1 KHz 的正弦波
1.3 自我測試電路槪念及系統架構與規格
本章節要先單簡的介紹所提出的自我測試(Built-In Self Test)系統，其基
本架構如下圖 1-10 所示，系統架構方塊圖中包含待測物類比數位轉換器(Analog
to Digital Converter, ADC)[1]、一位元數位弦波產生器(Bit-Stream
Generator)[2]及輸出響應分析器(Output Response Analyzer)與串列轉換並列
及並列轉串列的輸入輸出介面(Serial to parallel and parallel to serial
I/O)。
圖 1-10 系統架構方塊圖
系統的運作可以分成正常模式(Normal mode)與測試模式(Test mode)，當運
作在正常模式之下類比數位轉換器即正常運作，接收類比訊號(Analog signal)
輸入將其轉換成數位訊號(Digital signal) 。此時，自我測試電路不會影響轉
換器的運作，所得之數位輸出(Digital output)訊號將經由串列轉換並列及並列
轉串列的輸入輸出介面傳送出來做資料分析。而當系統運作在測試模式之下時，
類比數位轉換器切換至測試模式，同時啟動內建一位元數位類比轉換器，使得類
比數位轉換器能使用一位元的數位弦波來當作測試輸入訊號。所得輸出訊號再經
由輸出響應分析器來計算振幅誤差(Amplitude error)、偏移誤差(Offset
error)、相位誤差(Phase error) 。最後再求出量化訊雜能量即可得到我們所關
心的訊號對雜訊比(Signal-to-noise ratio)。由於自我測試電路是額外增加的
設計，故會增加整體的面積而使得面積增加。然而，增加之晶片成本必需小於相
對於所省下的測試成本才能使得總成本下降。為達此目的，所額外設計的自我測
試電路邏輯匣數必須越少越好，以減少晶片面積進而降低總成本。下表 1-1 為本
論文之自我測試電路系統規格，其中類比數位轉換器的訊號對雜訊比為 75 dB，
頻寬為音頻訊號所使用的 20 KHz，超頻取樣比為 128 倍，而系統的操作頻率為
6.144 MHz。
表 1-1 自我測試電路系統規格表
系統操作頻率(System clock
frequency)
6.144 MHz
超頻取樣比 128
類比數位轉換器頻寬 24 KHz
類比數位轉換器解析度 < 75 dB
1.4 論文章節組織
本章節已經說明了本論文之目標及簡略的介紹了Σ−Δ調變器、降頻濾波、超
頻取樣等基本概念，以及說明了自我測試電路基本槪念及系統架構規格。接下
來，第二章即將先討論自我測試電路的類型以及分析這些類型的優缺點，然後介
紹自我測試電路所使用到的基本型數位弦波產生器與推導此數位弦波產生器，再
討論輸出響應分析器並且經由模擬和分析其系統優缺點。第三章中所首先討論如
何改良以基本型以Σ−Δ調變器為基礎的自我測試電路及提出改良型的三階零點
分散數位弦波產生器與比較改良前後數位弦波器的優缺點及模擬結果的比較。再
以硬體描述語言實現，最後使用自動化佈局及驗證再經使用 0.35 um 製程下線再
附上其量測結果。第四章一開始先討論自動相位補償型自我測試電路再分析給類
比濾波器的自我測試電路所使用的寬頻域數位弦波產生器，然後提出寬頻域極點
補償型數位弦波產生器來討論及分析改善前後的寬頻域數位弦波，然後再經由模
擬分析其效能。然後將寬頻域極點補償型數位弦波產生器搭配自動相位補償型自
我測試電路做系統分析，再以硬體描述語言實現及 FPGA 驗證，最後附上 FPGA 量
測結果。最後第五章則為本論文做總結。
第二章 以 Σ − Δ 調變器為基礎的自我測試電路
2.1 自我測試電路類型介紹及分析優缺點
在測量類比電路時依照不相同的設計不同的應用所要量測的參數各不相
同，主要量測包括使用統計法(Histogram)[15][16]的方式計算非線性誤差
(Differential Non-Linearity, DNL)、積分非線性誤差(Integral Non-Linearity,
INL)及計算訊號對雜訊比等等，但其中以訊號對雜訊比最為重要，不管是量測類
比數位轉換器或是數位類比轉換器(Digital to analog converter, DAC)的解析
度等訊號對雜訊比都是最重要參數指標。常見用來計算訊號對雜訊比的方法有如
下表2-1所出來的兩種及針對其特性做出比較。
表 2-1 常見計算訊號對雜訊比之技術比較表
經由上表 2-1 我們得知不管是快速富利葉轉換(Fast Fourier Transfer, FFT)[5]
來計算訊號對雜訊比，或是使用控制弦波最佳密合法(Control Sine Wave Fitting,
CSWF)[7]來計算，皆需要使用到昂貴的混合訊號自動測試機台(Automated Test
Equipment, ATE)。電路中也使用到一些大面積的中央處理器(CPU)或數位訊號處
理器(DSP)及龐大的記憶體或者是乘法器。由於所需的額外電路面積太大，限制
(Decimation in time FFT)。
圖 2-1 兩點時域簡化快速富利葉轉換表示圖
由兩點的時域簡化快速富利葉轉換可以再推廣成為八點的轉換，可以整理成
圖 2-2 八點時域簡化快速富利葉轉換(Decimation in time FFT)表示圖
接下來介紹的為控制弦波最佳密合法，它利用弦波輸入到待測物所產生的輸
出響應與基準弦波密合的技巧，將輸出響應中之訊號部分去除，最終只剩下雜訊
及諧波，由於輸入到待測物的訊號功率是已知的，再求出雜訊及諧波的功率即可
得知待測物之訊號對雜訊比。然而要如何使輸出響應與基準弦波密合?可由下圖
2-3 來解釋。
圖 2-3 控制弦波最佳密合法時域表示圖
要使輸出響應與基準弦波密合，必需依序找出輸出響應的偏移誤差、增益誤
差(Gain error)及相位誤差(Phase error) ，再讓基準弦波也有著相同的上述三
種誤差後，便能使得輸出響應與基準弦波密合。最後，將二者相減後就能得到雜
訊及諧波。以下再附上密合前與密合後的頻域圖，讓說明即能更清楚表示。
圖 2-4 密合前輸出響應頻譜圖
圖 2-5 密合後雜訊及諧波頻譜圖
文獻中另一種低成本、簡化控制弦波最佳密合法的自我測試設計為以Σ−Δ調
變器為基礎的自我測試電路(Sigma-Delta Modulation Based Built-In Self Test,
SDMB BIST)[3] 。其操作與控制弦波最佳密合法相同，且配合著將待測物作可測
試化設計(Design for testability)[1] ，讓原本必需要使用類比訊號輸入的待
測物能使用數位弦波產生器當作輸入訊號。此設計不需要昂貴的混合訊號自動測
試機台(Mixed-signal Automated Test Equipment, MATE)，只需使用較便宜的
純數位訊號自動測試機台(Digital Automated Test Equipment, DATE)即可，故
能有效地降低測試成本。此外在該設計中並且沒有使用到任何的並列乘法器，只
使用到一個串列乘法器。相較之下，比快速富利葉轉換及控制弦波最佳密合法更
適合於自我測試設計的應用。
圖 2-6 以Σ−Δ調變器為基礎的自我測試電路架構圖
上圖 2-6 為以Σ−Δ調變器為基礎的自我測試電路，其中待測物為一具可測試
設計的類比數位轉換器。它可以接收一位元數位弦波的輸入當作測試訊號。由於
待測物為使用在音頻上之類比數位轉換器，在相位補償時可以使用固定數值的相
位補償以簡化其系統電路。其操作大致上可分為三個步驟，第一步驟為計算輸出
響應的偏移誤差，其輸入輸出關係(I/O relationship)可以由下式(12)及圖 2-7
來表示。
所得到的雜訊及諧波後，再求其功率，其輸入輸出關係可以由下式(14)及圖 2-9
具有類比訊號產生器便能直接地將產生的訊號輸入到待測物之中，但是我們無法
保證此類比訊號產生器是否符合我們的規格。此時便需要另一個測試電路來測量
該類比訊號產生器。該測試電路又需要其他電路來測試如此一來將陷入雞生蛋蛋
生雞的迷思之中。所幸，在可測試設計的設計之中，使用到極少的開關電路就能
讓類比電路能夠接收數位訊號的輸入當作為測試訊號。
圖 2-10 二階數位弦波產生器
接下來介紹的是一個二階的數位弦波振盪器如上圖 2-10 所示。此二階數位
弦波振盪器能由輸入兩個暫存器的初始值來決定振盪器的振幅，以及利用改變係
數a12與a21即能控制振盪頻率。下列式(15)即為控制振幅 A 及控制振盪頻率 f 與
相位角φ。
)
Power Spectrum Density [dBFS/bin]
Frequency [Hz]
圖 2-11 二階數位弦波產生器所產生之 5 KHz 弦波頻譜圖
振盪器所產生振盪頻率為 5 KHz 的弦波由頻譜圖可以計算出其訊號對雜訊比
約為 131 dB 有效位元數(Effective Numbers of Bits, ENOB)約 21.6 Bit。但由
於待測物的可測試化設計只能接收一位元的數位弦波訊號，所以必須將其產生的
多位元數位弦波訊經過一個Σ−Δ調變器轉變成一位元的數位弦波。若將其訊號經
102 103 104 105 106
-200 -180 -160 -140 -120 -100 -80 -60 -40 -20 0
Power Spectrum Density [dBFS/bin]
Frequency [Hz]
圖 2-12 經過Σ−Δ調變器的二階數位弦波產生器之 5 KHz 弦波頻譜
過 MATLAB 轉換成頻譜即可得到上圖 2-12，依頻譜可計算出其訊號對雜訊比約為
85 dB，有效位元數約為 13.8 Bit。同理，我們輸入不同係數產生約 10 KHz 的弦
波經過Σ−Δ調變器後，其頻譜圖為下圖 2-13 所示。而其訊號對雜訊比約為 85.1
dB 有效位元數約 13.8 Bit。但是這樣的振盪器設計需要使用到一個以上之並列
乘法器，將會使得增加許多的面積。另一種不需要用到乘法器的二階數位弦波產
生器如圖 2-14 所示[2]，由圖中可發現原先迴路之中並沒有使用到Σ−Δ調變器，
而是將振盪器產生出來的訊號經過Σ−Δ調變器後，再輸入至具有可測試設計之待
而是將振盪器產生出來的訊號經過Σ−Δ調變器後，再輸入至具有可測試設計之待