第五章 以弦波最小誤差為基礎的自我測試電路設計
5.1 寬頻域極點補償型數位弦波產生器設計
5.1.3 數位弦波產系器模擬結果
圖 5-5 為使用寬頻域極點補償型數位弦波產生器所產生的 22.05 KHz 輸出。
與 5.1.1 小節的模擬結果作比較，能發現當使用新的數位弦波產生器時，能產生
相對的穩定的訊號，且能符合使用自動相位補償型自我測試法的要求。假設待測
物為一使用於音頻訊號的類比數位轉換器，其測試頻寬為 1 KHz 到 24KHz。我們
分別使用寬頻域數位弦波產生器產與寬頻域極點補償型數位弦波產生器產生弦
波訊號由經模擬可得到下圖 5-6。由圖中能發現使用了寬頻域極點補償型數位弦
波產生器產生的訊號皆能較穩定的振盪在振幅為-6 dBFS。
圖 5-5 寬頻域極點補償型數位弦波產生器產生之頻率
22.05 KHz 振幅-6 dBFS 時域與頻譜圖
2 4 6 8 10 12 14 16 18 20 22 24
0.498 0.4985 0.499 0.4995 0.5 0.5005 0.501 0.5015 0.502
Oscillation frequency (KHz)
Amplitude (full scale = 1)
The BSG after compensation Wide output frequency range BSG
圖 5-6 寬頻域極點補償型數位弦波產生器產生之頻率
1 KHz 至 24 KHz 與振幅關係圖
5.2 系統運作及響應分析電路設計
此節將介紹設計使用於Σ−Δ類比數位轉換器自動相位補償型自我測試法的
系統運作及響應分析電路，下圖 5-7 為自動相位補償型自我測試系統架構圖。其
中包含待測物(AUT)、一位元數位弦波產生器以及包含串列乘法器、資料暫存器、
計算器、偏移補償器的輸出響應分析器。由於我們的設計以Σ−Δ類比數位轉換器
圖 5-7 自動相位補償型自我測試系統架構圖
為待測電路且以自動相位補償型自我測試法為基礎，所以必需使用到三組的寬頻
域極點補償型數位弦波產生器。整個系統運作先將計算出偏位誤差，再將其去 除。然後再計算出主訊號的係數AS及AC。利用AS及AC即可將主訊號去除。最後
計算出總雜訊及諧波能量後，即能得到訊號對雜訊及總諧波比。其運算步驟可由
圖 5-8 至圖 5-13 表示。
圖 5-8 自動相位補償型自我測試系統運算步驟一
圖 5-9 自動相位補償型自我測試系統運算步驟二
圖 5-10 自動相位補償型自我測試系統運算步驟三
圖 5-11 自動相位補償型自我測試系統運算步驟四之一
圖 5-12 自動相位補償型自我測試系統運算步驟四之二
圖 5-13 自動相位補償型自我測試系統運算步驟四之三
由圖 5-8 至圖 5-13 可以清楚了解系統運作分為步驟一至步驟四，由於每個
步驟需讓數位弦波產生器產生弦波訊號，其訊號長度為二的十八次方個系統時脈
且每次產生數位弦波訊號需要給數位弦波產生器穩定時間，故需在每一個步驟之
間加入初始穩定狀態。圖 5-14 為系統完整運作狀態圖。
圖 5-14 自動相位補償型自我測試系統狀態表
在介紹完系統運作之後，將對響應分析器中所包含的串列乘法器、資料暫存
器、計算器、偏移補償器作介紹，在自動相位補償型自我測試法中，需將主訊號
係數與弦波訊號作相乘，由於待測物為超頻取樣類型電路設計，故我們可使用串
列乘法器以節省成本。下圖 5-15 為串列乘法器架構圖，採用 Radix-4 布斯(Booth)
編碼方式完成。
圖 5-15 串列乘法器架構圖及 Radix-4 布斯編碼方式
在響應分析器中，我們使用三個資料暫存器分別儲存偏移誤差、主訊號係數
AS及AC、與雜訊及諧波。下列式(33)為計算偏移誤差、主訊號係數AS及AC值、
與總雜訊及諧波能量的數學式，由式子中發現只需要一個暫存器及一個加法器運
算與資料移位即可完成運算，下圖 5-16 為計算器(Estimator)之架構圖。
∑ ( )
=
= 2048
1
2048 _ ffset 1
: estimator Offset
n
圖 5-16 計算器(Estimator)架構圖
最後介紹的為偏移補償器。其功能是將經由計算器所計算出來的偏移誤差儲
存，並且將系統待測物的偏移誤差去除。其架構如同圖 5-7 所示，由一個暫存器
及一個減法器所組成。此小節介紹的響應分析器非常節省硬體，只需要串列乘
法、些許暫存器、加減法器及一個計算器，就能達成即時(Real time)的運作。
5.3 系統電路模擬結果
針對此一混合訊號系統我們使用 MATLAB 程式進行行為模擬驗證，下圖 5-17
至圖 5-19 為所得到的待測電路輸出模擬結果。其輸入振幅為-6 dBFS，頻率分別
為 1 KHz 與 10 KHz 以及 22 KHz 的弦波訊號。各圖中藍實線為測試訊號經過待測
物Σ−Δ比數位轉換器的輸出響應頻譜圖，紅實線為將輸出響應訊號去除偏移誤差
及主訊號頻率之後所剩下的雜訊及諧波。由圖中能發現幾乎任何頻率的雜訊及諧
2 4 6 8 10 12 14 16 18 20 22 24
-140 -120 -100 -80 -60 -40 -20 0
Power Spectrum Density [dBFS/bin]
Frequency [KHz]
Spectrum of the AUT output
Cumulative THD+N power of the AUT output Spectrum of the THD+N reg
Cumulative THD+N power of the THD+N reg
圖 5-17 以弦波最小誤差為基礎的自我測試系統模擬結果(1 KHz)
2 4 6 8 10 12 14 16 18 20 22 24
Power Spectrum Density [dBFS/bin]
Frequency [KHz]
Spectrum of the AUT output
Cumulative THD+N power of the AUT output Spectrum of the THD+N reg
Cumulative THD+N power of the THD+N reg
圖 5-18 以弦波最小誤差為基礎的自我測試系統模擬結果(10 KHz)
Power Spectrum Density [dBFS/bin]
Frequency [KHz]
Spectrum of the AUT output
Cumulative THD+N power of the AUT output Spectrum of the THD+N reg
Cumulative THD+N power of the THD+N reg
圖 5-19 以弦波最小誤差為基礎的自我測試系統模擬結果(22 KHz)
圖 5-20 以弦波最小誤差為基礎的自我測試系統動態範圍模擬結果(1 KHz)
圖 5-21 以弦波最小誤差為基礎的自我測試系統動態範圍模擬結果(5 KHz)
圖 5-22 以弦波最小誤差為基礎的自我測試系統動態範圍模擬結果(10 KHz)
圖 5-23 以弦波最小誤差為基礎的自我測試系統動態範圍模擬結果(22 KHz)
波皆能被準確的被響應分析器所表示，其總誤差皆在 0.3 dB 之內。上圖 5-20 至
圖 5-23 分別為輸入頻率 1 KHz、5 KHz、10 KHz 以及 22 KHz 的動態範圍模擬結
果。其平均誤差為依序為 0.204 dB、0.234 dB、0.213 dB、0.324 dB。模擬結
果顯示使用此系統不但能測試頻寬內高頻響應，也提供了精準的測量結果。最後
將模擬結果統計，可得輸入頻率從 1 KHz 至 24 KHz 各別訊號訊號對雜訊及總諧
波比如下圖 5-24 所示。其平均誤差僅為 0.218 dB。
圖 5-24 以弦波最小誤差為基礎的自我測試系圍模擬結果(1~24 KHz)
第六章 以弦波最小誤差為基礎的自我測試系統量測
6.1 硬體實現及 FPGA 驗証(合成後邏輯匣數比較及優缺點分析)
第五章所介紹的自我測試電路，我們使用高階硬體描述語言編寫出程式碼。
經過 Cadence 公司之 Verilog 硬體描述語言模擬器(NC-Verilog)模擬無誤後，再
使用 SYNOPSYS 公司所發展的合成軟體 Design Compiler 來合成。表 6-1 為將使
用未改良及改良型以Σ−Δ調變器為基礎的自我測試系統合成後所得到的總邏輯
匣數與所作的比較。這裡我們使用 0.18um 製程的標準原件庫進行合成。由表中
可得知使用以弦波最小誤差為基礎的自我測試系統的總邏輯匣數較多，但其能應
用在需要較高頻激發訊號的混合訊號電路自我測試上。
表 6-1 系統合成邏輯匣數比較表
所得之合成電路我們再以硬體描述語言模擬器(NC-Verilog)作邏輯匣層
(Gate level)之驗證。最後使用 FTGA 燒錄軟體 Quartus 重新經過合成後燒錄至
FPGA 板(Altera EP2S60F672c5ES)上。
6.2 量測結果(FPGA)
在量測環境上我們使用了安捷倫邏輯分析儀(Agilent 16702B Logic
analysis System)、安捷倫訊號產生器(Agilent 33250A 80 MHz AWG)、安捷倫
電源供應器(Agilent E3610A power supply)、安捷倫示波器(Agilent 54832D 1
GHz Mixed -signal Oscilloscope)等儀器。其中由同一邏輯分析儀輸入 BSG 之
設定係數與接收資料，下圖 6-1、6-2 當測試頻率分別為 10KHz 及 22KHz 時，將
尚未輸入至電路計算器之前的雜訊及總諧波訊號經過快速富利葉轉換所得之頻
譜，由圖觀察得知系統的確能正確地消除偏移誤差及主訊號。再將所接收資料經
過 MATLAB 運算與統計後，可得到圖 6-3。該圖顯示當輸入頻率從 1 KHz 升高到
24KHz 時所測量到的訊號對雜訊及總諧波比。其平均誤差為 0.273 dB，最大誤差
為在 10 KHz 時產生的 0.8 dB 誤差。量測結果準確度與模擬結果相符。圖 6-4 至
圖 6-6 分別為輸入頻率 1 KHz、10 KHz、22 KHz 所量測到的動態範圍。輸入頻率
1 KHz 時平均誤差為 0.198 dB，最大誤差為振幅-5 dBFS 時產生 0.65 dB 之誤差。
輸入頻率 10 KHz 時平均誤差為 0.313 dB，最大誤差為振幅-5 dBFS 時產生 1.15 dB
之誤差。輸入頻率 22 KHz 時平均誤差為 0.321 dB 最大誤差為振幅-30 dBFS 時產
生 0.7 dB 誤差之。
102 103 104 -120
-100 -80 -60 -40 -20 0
Power Spectrum Density [dBFS/bin]
Frequency [Hz]
圖 6-1 雜訊及總諧波訊號(輸入頻率 10 KHz 振幅-6 dBFS)
102 103 104
-120 -100 -80 -60 -40 -20 0
Power Spectrum Density [dBFS/bin]
Frequency [Hz]
圖 6-2 雜訊及總諧波訊號(輸入頻率 22 KHz 振幅-6 dBFS)
2 4 6 8 10 12 14 16 18 20 22 24
Input frequency
SNDR (dB)
FFT result SME BIST result
圖 6-3 自我測試系統訊號對雜訊及總諧波比與輸入頻率比較圖
Amplitude (dBFS)
SNDR (dB)
FFT result SME BIST result
圖 6-4 自我測試系統動態範圍量測結果(1 KHz)
-60 -50 -40 -30 -20 -10 0
Amplitude (dBFS)
SNDR (dB)
FFT result SME BIST result
圖 6-5 自我測試系統動態範圍量測結果(10 KHz)
Amplitude (dBFS)
SNDR (dB)
FFT result SME BIST result
圖 6-6 自我測試系統動態範圍量測結果(22 KHz)
6.3 自動化佈局(APR)
經過使用 FPGA 驗証設計無誤後，我們使用 Cadence 公司的自動化佈局軟體
SoC Encounter (RTL to GDS2)進行自動佈局。再經後佈局模擬(post-layout
simulation)驗證時序(timing)的正確性。預計與類比電路整合後以 0.18um 2P6M
CMOS 製程下線。下圖 6-7 為使用自動化佈局後的數位電路 layout 圖，此電路佈
局包括降頻濾波器(15 KGate)以及以弦波最小誤差為基礎的自我測試電路(23.1
KGate)兩部分。
圖 6-7 數位電路 layout 圖
第七章 結論與未來方向
本論文中提出一以最小弦波誤差為基礎設計適用於混合訊號電路的自我測
試系統。此方法可以提供較寬的測試頻寬以及較穩定的數位弦波，而且該系統能
自動補償相向誤差，使其能有更廣乏的應用。系統合成後之總邏輯匣數為 23 K，
當用於測量二階Σ−Δ類比數位轉換器時之測量頻寬可達 24 KHz，所測量到的訊
號對雜訊與總諧波比與快速富利葉轉換的結果之間的平均誤差僅為 0.273 dB。未
來可以將其應用於除了Σ−Δ類比數位轉換器之外的混合訊號電路，如類比濾波器
等。如何發展出面積更小、效能更好的數位弦波產生器以降低成本及提高測試頻
寬也是未來的研究方向之一。
參考文獻
[1] H.-C. Hong, “Design-for-Digital-Testability 30 MHz Second-Order
Sigma-Delta Modulator,＂in Proc.IEEE Custom Integrated Circuits
Conf. (CIIC), 2004, pp. 211-214.
[2] A. K. Lu and G. W. Roberts, “A High-Quality Analog Oscillator Using
Oversampling D/A Conversion Techniques, “IEEE trans. Circuits and
Systems II: Analog and Digital Signal Processing, vol. 41, no.
7,pp.437-444,Jul. 1994
[3] H.-C. Hong, S.-C. Liang, “A Cost Effective Output Response Analyzer
for Sigma-Delta Modulation Based BIST Systems.＂ Test Symposium,
2006. ATS＇06. 15th Asian
[4] David A. Johns and Ken Martin, “Analog integrated circuit design.＂ John
Wiley & Sons
[5] Alan V. Oppenheim and Ronald W. Schafer, “Discrete-time signal
processing＂
[6] M. Burns and G.W. Roberts, An Introduction to Mixed-Signal IC Test
and Measurement. Oxford, NY: Oxford University press, 2001.
[7] H. Mattes and S. Sattler and C. Dworski, “Controlled Sine Wave
Fitting for ADC Test,＂ in Proc. IEEE Int. Test Conf. (ITC), 2004,
pp. 963-971.
[8] J.-L. Huang and k.-T. Cheng, “A sigma-delta modulation based BIST
scheme for mixed-signal circuits,＂ in Proc. IEEE Asia and South
Pacific Design Automation Conf. (ASPDAC),2000,pp.605-610.
[9] B. Boser “Simulating and testing oversampling Analog to Digital
converter＂
[10] Xavier Haurie and Gordon W. Roberts, “A design, simulation and
synthesis Tool for Delta-Sigma-Modulator-Based signal sources＂
synthesis Tool for Delta-Sigma-Modulator-Based signal sources＂