第四章 硬體實現與模擬結果
4.3 輸出波形模擬與頻域分析
我們所使用的 QuartusII 8.0，除了能做輸出邏輯值得分析，也可將每一筆資料串 聯起來，方便驗證所要的合成類比波形，如圖 4.4。但此方法卻無法進行 SFDR 的驗 證，因此，這裡採用另一種方式，利用數值分析軟體 MATLAB 轉換硬體輸出二進制 數值來做波形合成並且能夠做頻域轉換分析，為了要讓硬體輸出的邏輯值能夠被擷取 運用，我們將輸出值存為 TBL 檔，再利用軟體於暫存資料檔中，擷取所要的資料到 MATLAB 做分析及運算，圖 4.5 為暫存資料檔案。
圖 4.5 擷取的暫存資料檔
而後，我們將所擷取的資料，以矩陣的形式存到 MATLAB 的程式中讀取運用，把所 有的資料做串連合成，驗證我們所需的類比輸出波形，如圖 4.6。再將其輸出資料，
做頻域的轉換，驗證輸出頻譜的純度分析，如圖 4.7 為二次非等段輸出頻譜的 SFDR (77.49dBc)。
0 10 20 30 40 50 60 70 -1
-0.8 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 0.8 1
圖 4.6 合成後的類比波形
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 -100
-90 -80 -70 -60 -50 -40 -30 -20 -10 0
X= 0.046875 Y= -77.4902
圖 4.7 輸出頻譜純度分析
4.4 硬體實現與量測結果
Altera 公司 2005 所生產發展板作為本設計之驗證與實現，如圖 4.8 所示，其中所 配置之晶片為 Stratix II EP2S60F1020C4，此實驗板之規格如表 4.1 所示。此外，並提 供 2 個類比數位轉換器、2 個數位類比轉換器、1MByte 之 10ns 非同步 SRAM 配置 32 位元匯流排、16Mbyte 之快閃記憶體配置 8 位元匯流排、32Mbyte 之 SDRAM 配置 64 位元匯流排、100MHz 插槽是震盪器、RS-232 介面、USB-Blaster 下載纜線及多個 I/O 接腳和擴充區。其中各個元件之特性於[39]中有詳細介紹。
圖 4.8 實驗測詴板(StratixII)實體圖
表 4.1 Stratix II EP2S60F1020C4 規格
在Stratix II表4.2元件的基本邏輯區塊為硬性邏輯模組，一個ALM等同於2.5個邏 輯單元(Logic Element)，由8-bit之2組Adaptive LUT(ALUT)及一些控制邏輯所組成，
如圖4.9。[40]圖4.10為Stratix II元件的一個邏輯陣列區塊(Logic Array Block;LAB)，它 是由八個硬性邏輯模組、進位電路、分享運算電路、邏輯陣列區塊的控制訊號、區塊 連接與暫存器電路連接線所組成。記憶體區塊為Stratix II系列元件另外一項特色。記 憶 體 區 塊 與 LAB 列 介 面 圖 ， 包 括 M512 RAM Block(32*18bits) 、 M4K RAM Block(128*36bits)、M-RAM Block(4k*144bits)。使用於數位信號處理演算法或其他邏 輯電路，可使用此記憶體區塊以查表方式完成。
表4.2 Stratix II元件特徵
圖 4.9 Stratix II 元件的適應性邏輯模組(ALM)
圖 4.10Stratix II 元件的邏輯陣列區塊(LAB)
4.4.1 量測結果
Stratix II EP2S60F1020C4 此 實 驗 板 燒 入 界 面 則 是 ALTERA 公 司 提 供 的 ByteBlaster，將我們所設計的電路由 PC 經 USB 如圖 4.11 連接 JTAG 下載至實驗測詴 板及完成 FPGA 晶片的燒入動作。板上有兩顆數位類比轉換器(DAC-904)。其腳位如 圖 4.12 所示。因此，我們便可以將 FPGA 的腳位與 DAC-904 的接腳做相連，讓 FPGA 所運算的數位資料傳送到 DAC-904 做類比波形的轉換，不過，由於實驗測詴板上的 類比輸出端為 SMA 的規格，但是示波器的輸入端為 BNC，因此我們還需要一個 SMA 轉 BNC 的轉接頭，這樣子才可行進行燒入的動作，圖 4.13 為實驗室所提供的安捷倫 (Agilent) MSO6012A 混合訊號示波器。表 4.3 為其規格。圖 4.14 為 SMA 轉 BNC 的 轉接頭。最後把所用的數位類比轉換器(DAC)的腳位與 FPGA 板上做連結即可燒入出 來如圖 4.15。以上所介紹的設備最後用於實驗的結果如圖 4.16。輸出結果我們利用示 波器自動拍照功能存成圖檔(JPG)，如圖 4.17 所表示。
圖 4.11 USB Port Download Cable
圖 4.12 數位類比轉換器(DAC-904)Data Sheet
圖 4.13 MSO9012A 混合訊號示波器
圖 4.14 SMA to BNC 轉接頭
表4.3 安捷倫混合訊號示波器規格表 型號
Agilent-MSO6012A
通道數2+16 Channels
頻寬
100-MHz
取樣率
2GS/s
記憶體
1M
訊號類別
Mix Mode(Analog/Digital)
圖 4.15 輸出腳位的設定
圖 4.16 為整體實驗的圖
圖 4.17 示波器測量結果波形圖
4.5 實驗結果
在 4.3 小節中利用了一個 RAM 將資料擷取出來後利用 MATLAB 做頻域的分析，
以下將把第四章所做的軟體結論再利用 QUARTUS 做出最後的 SFDR 值和利用硬體 所需大小的邏輯單元(Logic Elements)做成表格。Logic Elements (LEs)：是 FPGA 的基 本邏輯單元，主要是由一個 4-input 的 LUT 及一個 FF 組成，當然還包含了一些切換 的元件及快速加法乘法運算的線路，大部分的邏輯電路都將會用 LEs 去實現，如圖 4.18 是 Altera FPGA 的 LE。
圖 4.18 Altera FPGA 的 LE
最後，為確認所設計的電路在其他 FCW(即頻率)的 SFDR 表現，我們另以 Matlab 軟體分析，於不同頻率時，本論文所提之非等長度分段法的 SFDR 表現，結果如圖 4.19
圖 4.19 不同 FCW 時其 SFDR 變化
由上圖可知，DDFS 將會隨著 FCW 的變化而改變，故我們針對高頻的部分再進 行分析，分別以低 bit 數(8bit)與高 bit 數(14bit)分析其高頻 SFDR 的情形，其結果如 表 4.4，其 SFDR 分布情形如圖 4.20
表 4.4 8 bit &14 bit 於高頻之最佳 SFDR
Bits
8 14
seg2
39.90 66.15
seg3
46.91 70.06
seg4
49.73 77.47
seg5
49.73 82.75
seg6
46.91 78.48
seg7
46.91 78.04
seg8
37.47 76.18
2 3 4 5 6 7 8 35
40 45 50 55 60 65 70 75 80 85
seg
dBc
SFDR
8B 14B
圖 4.20 8 bit &14 bit 於高頻時之最佳 SFDR 分佈
據此結果，我們可以大膽預測，高頻時等段與非等段之 SFDR，雖與低頻時有所 差異，但其最佳 SFDR 分佈之結果與低頻相同，由此可印證我們所提出的論點與實驗 結果。
第五章 結論及未來展望
本論文提出一個以最小帄方法近似，並以非等長度分段的方法，來實現直接數位 頻率合成器，其中非等分段法是以等分段法為基礎。我們靠著交叉分析位元限制與非 等分段長度的組合，及其對於近似函數中係數的影響，推導出如表3.13的結果。由結 果可知，我們可以利用非等長度分段的方法獲得比等長度分段更好的SFDR，進一步 來說，就是能以較少的硬體得到較佳的SFDR值，假設DDFS系統所需的目標值SFDR 為70 dB，在等分段情形下，只能以13 bit電路來達成，而若採取非等分段法的話，則 11~12 bit 中有許多種組合可供選擇，SFDR值可優於等分段0.44~4.05 dBc不等。而相 同電路條件下SFDR值也可優於等分段約5 dBc。最後我們以Verilog程式語言及 ALTERA Stratix II FPGA 來驗證我們所提出的理論，當近似函數的係數限制於12 bit 時，其產生的正弦波的SFDR值為77.5 dBc。
我們可以從結果知道，不論等長度分段或非等長度分段近似的表現，均會隨著等 分段數增加而變好。而係數經過位元限制後，於較低位元數時，非等長度分段近似的 表現均優於等分段數近似，較高位元數時則反之。
本論文主要採用最小帄方法來近似正弦函數，而非等長度分段的概念，當然也可 以搭配其他曲線近似法來近似正弦函數，如柴比雪夫近似法、拉格朗日近似法、插值 法...等，其表現結果是否如本論文所得之結果，則有待後續探討。位元限制方面，將 來可以研究相位的位元限制不同時，其差異性如何是否表現會如同係數位元限制的情 形。
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