3-5-1 電感的實現
電感的實現方法在現今多金屬層製程下，包含了平面螺旋電感、對稱差動電感、堆 疊電感、互感等，其中使用堆疊螺旋電感(Stack Spiral Inductor)是常用來作為減少面積、
降低晶片成本的實現方法，如圖3-18(a)。基於這次電路中電感應用方面為不需要 High Q 電感的shunt peaking，加上主動式終端匹配電路部份若使用台積電所提供之電感元件會 造成佈局上走線過長和電路佈局上的不易，所以我們在此使用自行設計的堆疊電感去同 時滿足頻寬擴增、面積減小與保持電路效能的好處，由於所使用的TSMC 0.18μm CMOS 製程所能使用的金屬層為6 層，為了讓所設計的電感可以應用於 10-Gb/s 寬頻電路中，
須 注 意 的 參 數 有 線 寬 、 內 徑 、 使 用 的 層 數 等 ， 設 計 上 必 須 限 制 使 用 的 層 數 在 metal6(M6)~metal3(M3)，讓電感之共振頻率不致太低而無法應用。
設 計 的 流 程 則 是 選 定 我 們 需 要 的 電 感 值 3.7nH 之 後 ， 再 使 用 Agilent Design
System(ADS) momentum做 2.5D的電磁模擬來決定內徑為 18μm、線距 1.5μm，方向是 導納(admittance)Y21 在其fsr處依公式 3-22~3-24 算出Cp，Csub利用Zin發生自我共振時的 電容值條件與公式3-25 計算可得到，接下來我們可利用ADS模擬堆疊電感Q值與模型做 配適(fitting)找出Cox之值，同樣的，當改以P1 接地時即可找出另一邊寄生參數之值，以 上就是我們使用ADS萃取電感模型的方法。
對於前置放大器差動對所需要用到較小之電感，我們在供應電壓端共模點的考量 下，採用台積電設計套件(Design kit)所提供的八角型對稱差動電感(圖 3-19)，可以讓電 路整體供應電壓的佈局上較為理想。
圖 3-19 八角型對稱差動電感
3-5-2 佈局考量
電路佈局上需要考慮走線的高頻電感電容效應、電源供應的安排以及差動對佈局上 的對稱性，必要時需加上去耦合電容(decoupling capacitance)做晶片內部直流電壓濾雜訊 的動作，Calibre LPE 無法分析到的部份我們利用 ADS 的 EM simulator 模擬走線的高頻 電容電感效應，並萃取成多階RLC 網路 SPICE Model 加入後模擬來分析走線效應的影 響，元件擺放的位置的部份則是從輸入端開始依序為差動輸入端銲墊(Bonding pad)、輸 入端之晶片內匹配電阻、輸入級、前級驅動器、輸出級以及主動式終端匹配電路。
晶片內部包含兩個面積較大的電感，因此級與級之間的走線高頻效應是擺放位置的 準則，設計時考量到雷射二極體電路主動式終端匹配的效能對於輸出端走線電感效應、
磅線效應非常敏感，所以安排上讓輸出級非常接近輸出端銲墊以減少效能的降低，再來 才是前級驅動器與的輸入級佈局安排，這一個部分我們利用模擬來決定擺放的位置，首 先將前級驅動器與輸出級之間或輸入級與前級驅動器之間加入約0.1nH 的電感來模擬長 走線效應加入後的反射損失，結果如圖 3-20 所示，電路輸出端之反射損失對於輸出級 與前級驅動器間的走線效應較為敏感，其原因為輸出端透過輸出級的寄生電容可以看見 走線的電感效應，使得輸出端阻抗上升，因此在電路方塊的安排上，我們必須盡量縮短 輸出級與前級驅動器的走線來保持較好的反射損失。
圖3-20 佈局走線效應模擬結果(對反射損失的影響)
輸入級與前級驅動器供應電壓部份分為 2 組，主要是考量到供應電壓到內部各供應 電壓節點的佈局效應，另外，我們在各直流偏壓點加上模擬時考量的適當大小反耦合電 容來確保各直流電壓點的穩定。最後金屬走線時為了使面積能夠更有效利用並且同時滿 足電流密度規範，許多地方使用多層金屬加上大量Vias 做堆疊走線，最重要的地端(Gnd) 則是盡量在不影響信號情況下佈局於內部並且以Power-ring 形式維持內部地的穩定，模 擬時注意到磅線效應會影響主動式終端匹配效果的電路端點都使用多個銲點來降低電 感效應。圖 3-21 為此次所設計之雷射二極體驅動器佈局平面圖，電路佈局面積為 0.76mm×0.61mm。
圖3-21 電路佈局平面圖