實作一，Concurrent Inter-Stage Matching Dual Band LNA

第四章低雜訊放大器設計

4.4 實作一，Concurrent Inter-Stage Matching Dual Band LNA

4.4.1 研究動機

近年來，因為多頻道多模態(Multi Band Multi Mode)通訊系統架構，為一重要的通訊系統模式。該系統架構，希望可以將多種不同的無線通訊系統，整合到單一收發機。根據這個概念，使得接收機端的低雜訊放大器，需要處理兩個以上的頻率訊號，所以近年來有不少的雙頻道、多頻道低雜訊放大器，但大部分都是以開關(switch)來切換不同頻率的低雜訊放大器。然而一般疊接的低雜訊放大器，在共射極和共基極之間，並沒有考慮中間級匹配(Inter-Stage Matching)的問題。

因此，本次實作的目的，希望能夠使用共電流的方式，將兩個頻率的低雜訊放大器設計為只需一個低雜訊放大器，而不是使用開關來切換頻率，並且同時考量其中間級匹配的問題。

4.4.2 電路設計

(1)

電晶體元件設計

此次電路實作，是使用TSMC SiGe 0.35µm製程來實現。根據前一節所述，high speed電晶體的最小，並且emitter width增加會使增加，因此使用dn型態的電晶體。接下來，考慮emitter length的大小，

emitter length增加時，會變小。因為該電路，是設計同時處理 2.4GHz和5.2GHz兩個頻率的訊號，所以希望電晶體的emitter length夠大，使這兩個頻率的接近50Ω。根據上述的條件，我們選擇dn155C2

Fmin F_min

Ropt

的電晶體來設計低雜訊放大器。

(2)

直流偏壓電流設計

電晶體的type、length、width皆已選定後，接下來要設計其直流偏壓電流。根據上一章節，從圖2.30電晶體dn155C2-最小雜訊偏壓電流的量測結果，可以發現2.5GHz的最小雜訊偏壓電流約為5mA，

5.0GHz的最小雜訊偏壓電流約為10 mA。當直流偏壓電流為5mA時，

2.5GHz的為1.8dB，5.0GHz的為2.75 dB，此時兩個頻率的相差0.95dB。當直流偏壓電流為10mA時，2.5GHz的為1.86dB，5.0GHz

的為2.65dB，此時兩個頻率的相差0.79dB。因此，當電晶體 dn155C2的直流偏壓電流為10mA時，兩個頻率會有較小的，並且兩個頻率的相差較小。

Fmin F_min F_min

Fmin

Fmin F_min

Fmin

(3)

輸入級匹配網路

對於低雜訊放大器而言，雜訊指數對輸入級匹配網路很敏感，

所以我們希望輸入級匹配網路愈簡單愈好。因此根據4.2.3節所述，輸入級匹配網路，我們使用射極電感性退化電路來設計。該雙頻道低雜訊放大器，需同時考慮2.4GHz和5.2GHz兩個頻率，根據上一章節，

可以發現Bopt、Gopt皆會隨頻率增加，所以從圖4.10可以發現Qopt與頻率無關，因此在該電路的輸入級匹配網路，只需一個電感，便可以使兩個頻率達到雜訊匹配，得到最小雜訊指數。

0 2 4 6 8 10 12 14 16

Y_in2 =gm (4.14)

Yin2

Yout1

圖4.11 傳統疊接低雜訊放大器內部匹配問題

在此兩級電晶體間，加入一中間級匹配網路，以達到最大功率轉換。因為要同時考慮兩個頻率的匹配，因此使用一個LC branch、

和一個LC tank來設計中間級匹配網路，如圖4.12所示。

RFin

L1 C₁

L2 C₂

Yout1

Yin 2

圖4.12 雙頻道中間級匹配

LC tank(圖4.13(b))其等效導納分別為式4.15、4.16。根據式4.13、4.15、

4.16，可以發現的虛部是正虛數，在共振頻率之前是一正虛數，共振頻率之後是一負虛數，在共振頻率之前是一負虛數，共振頻率之後是一正虛數。因此為了要得到conjugate matching，令LC branch的共振頻率，在雙頻道低雜訊放大器的第一個頻率之前，LC 慮進來，便可設計為與 complex conjugate matching，得到最大的功率轉換。在直流功率消耗方面，中間級匹配網路沒有造成額外

圖4.13 (a)LC branch(b)LC tank

fres1 f_{res 2} f1 f₂

{

out1

}

Im Y

+

+ −

− +

−

Freq

in 2 1 2

Y =Y +Y

− −

+

圖4.14 雙頻道中間級匹配網路設計

因為LC branch的共振頻率設計在第一個頻率之前，該共振頻率會使其阻抗為0，使第一級電晶體輸出端short到地。LC tank的共振頻率設計在第一、二個頻率中間，該共振頻率會使其阻抗為無限大，使第一級電晶體輸出端open。因此，可以得到如圖4.15的雙頻道功率增益，衰減其它頻率的功率。

f

res1

f

_res2

f

₂

Freq

Gain

(

Z1→short

) (

Z2 →open

)

圖4.15 雙頻道功率增益設計

(5)

輸出級匹配網路

該低雜訊放大器電路，希望可以同時在兩個頻率下達到S22 matching。因此輸出級匹配網路，便是由一個LC branch、一個LC tank

令輸出導納為0，可以求得兩個共振頻率，如式4.18。因此利用此輸出匹配網路，便可以在兩個頻率下同時達到S22 matching，符合雙頻道的輸出設計需求。同時，考慮該低雜訊放大器的穩定度問題，在輸出端匹配網路並聯一個電阻，使其無條件穩定，不會產生振盪的問題，並且此電阻產生的熱雜訊，經由該放大器的增益消除，不會影響該放大器的雜訊指數。

(

)

out 2 2

1 1 2

j C 1

Y 1 L C j L

= ω + +

− ω ω j Cω (4.17)

(

1 1 2 2 2 1

) (

1 1 2 2 2 1

)

² 1 2 1 2 0

1 2 1 2

L C L C L C L C L C L C 4L L C C 2L L C C

+ + ± + + −

ω = (4.18)

L

C

1 ²

L C

₂

圖4.16 輸出端匹配網路

綜合以上的論述，可以得到圖 4.17 共電流雙頻道低雜訊放大器電路。

Vbias

VCC

RFout

RFin

Dual Band Interstage Matching

Dual Band Outputstage Matching

圖4.17 共電流雙頻道 LNA 電路

4.4.3 電路模擬結果

2 3 4 5 6 7 8 9

1 10

5 10 15 20 25 30 35

0 40

freq, GHz

圖4.18 電晶體 dn155C2-Rn 模擬

2 3 4 5 6 7 8 9

1 10

1.5 2.0

1.0 2.5

freq, GHz

NFmin

圖4.19 電晶體 dn155C2-NFmin 模擬

2 3 4 5 6 7 8 9

1 10

40 60 80 100

20 120

freq, GHz

real(Zopt1)

m2 m1freq=

real(Zopt1)=89.4322.400GHz

m2freq=

real(Zopt1)=60.2205.200GHz

圖4.20 電晶體 dn155C2-Ropt 模擬

2 3 4 5 6 7 8 9

1 10

-10 -5 0 5 10 15

-15 20

freq, GHz

dB(S(2,1))

m7 m8

m7freq=

dB(S(2,1))=12.3062.400GHz m8 freq=

dB(S(2,1))=11.5445.200GHz

圖4.21 雙頻道 LNA-S21 模擬

2 3 4 5 6 7 8 9

1 10

2 4 6 8

0 10

freq, GHz

nf(2)

m1 m2

m1freq=

nf(2)=2.0732.400GHz m2 freq=

nf(2)=2.4635.200GHz

圖4.22 雙頻道 LNA-NF 模擬

2 3 4 5 6 7 8 9

dB(S(1,1))=-10.6702.400GHz m4 freq=

dB(S(1,1))=-12.7215.200GHz m5freq=

dB(S(2,2))=-9.0012.400GHz m6 freq=

indep(L_StabCircle1) (0.000 to 51.000)

L_StabCircle1

indep(S_StabCircle1) (0.000 to 51.000)

S_StabCircle1

圖4.24 雙頻道 LNA-穩定度模擬

4.4.4 晶片量測結果

1 2 3 4 5 6 7 8 -15

-10 -5 0 5 10 15 20

S21 , Av (dB)

Frequency (GHz)

IC=10 mA VCC=2.5 V S21 Av

圖4.25 雙頻道 LNA-S21、Av 量測結果

1 2 3 4 5 6 7 8

-25 -20 -15 -10 -5 0

S11 , S22 (dB)

Frequency (GHz)

IC=10 mA VCC=2.5 V S11 S22

圖4.26 雙頻道 LNA-S11、S22量測結果

0 1 2 3 4 5 6

Noise Figure (dB)

Frequency (GHz)

IIP3=2.4dBm IP1dB=-14dBm

Pout (dBm)

-35 -30 -25 -20 -15 -10 -5 0 5 10 -80

-70 -60 -50 -40 -30 -20 -10 0 10

IC=10 mA VCC=2.5 V Freq=4.7GHz

IP1dB=-8dBm IIP

3=4dBm

Pout (dBm)

Pin(dBm)

Pout P2f1-f2

圖4.29 雙頻道 LNA-High Band 線性度量測結果

Input

DC Pad Output

圖4.30 Die Photo(1 mm X 1 mm)

量測時我們使用on-wafer的高頻量測環境，由2-Port向量網路分析儀量得S參數，而雜訊指數是由高頻雜訊參數量測系統所量得。晶

訊號輸入埠在晶片的右邊，輸出埠在晶片的左邊，DC pad在晶片下方，下方右邊的DC pad為提供第二級電晶體的DC，下方左邊的DC pad 為提供V_CC的DC。DC pad周圍的電容，皆是用來DC穩壓之用。

4.4.5 結果與討論

圖4.25為該電路的 S21量測結果，由該圖可以發現 S21有兩個 peak，可以同時放大兩個頻段的訊號，但其操作頻率同時向下偏移了 500MHz。因此，低頻段的中心頻率從2.4GHz 向下偏移到1.9GHz，其功率增益為10.37dB 。高頻段的中心頻率從 5.2GHz 向下偏移到 4.7GHz，其功率增益為4.575dB。Av(available voltage gain)為 ABCD 矩陣中A 的倒數，所以

( )

²¹

11 22 12 21

A 2S

1 S (1 S ) S S

= + − + ，將量測的雙埠S 參數代入，便可得到 Av。因此，低頻段的電壓增益為15.628dB，高頻段的電壓增益為8.511dB。從量測結果可以發現，高頻段的功率、電壓增益都比低頻段低很多，主要是因為電感的 Q 值在高頻時較差，

導致在高頻段時的增益降低。

圖4.26為電路的 S11、S22量測結果，由該圖可以發現 S11與 S22 皆有兩個 notch。同樣地，其操作頻率與 S21相同，皆向下偏移 500MHz。因此，該電路在低頻段1.9GHz 時，其輸入反射損耗為 -7.69dB，輸出反射損耗為-24.056dB。該電路在高頻段4.7GHz 時，其輸入反射損耗為-17.9dB，輸出反射損耗為-9.565dB。

圖4.27為該電路的雜訊指數量測結果，由該圖可以發現雜訊指數有兩個notch。該電路在低頻段1.9GHz 時，其雜訊指數為2.47dB，在

高頻段4.7GHz 時，其雜訊指數為4.62dB。同樣地，因為電感的 Q 值在高頻時較差，導致在高頻段時的雜訊指數較高。

由圖4.28與圖4.29可以觀察到，該電路低頻段與高頻段的線性度特性表現，由單調(one -tone)功率量測，可以發現該電路低頻段時的 IP1dB 為-14dBm，高頻段時的 IP1dB 為-8dBm。由雙調(two-tone)功率量測，可以發現該電路低頻段時的 IIP3為2.4dBm，高頻段時的 IIP3 為4dBm。對於該電路而言，因為在高頻段時的增益較低，所以其線性度的表現比低頻段較好。該電路在低頻段與高頻段時，皆有不錯的線性度表現。

表4.1 Concurrent Inter-Stage Matching Dual Band LNA 模擬與量測結果

Concurrent Inter-Stage Matching Dual Band LNA (TSMC 0.35µm SiGe BiCMOS)

Item Simulation Measurement

Frequency 2.4GHz 5.2GHz 1.9GHz 4.7GHz S21 (dB) 12.306 11.544 10.37 4.575

Av (dB) N/A N/A 15.628 8.511

NF (dB) 2.241 2.69 2.47 4.62

S11 (dB) -10.676 -12.721 -7.69 -17.9

S22 (dB) -9 -8.983 -24.056 -9.565

IP1dB (dBm) N/A N/A -14 -8

IIP3 (dBm) N/A N/A 2.4 4

Supply Voltage 2.5 V 2.5 V

Supply Current 10 mA 10 mA

4.5 實作二，Concurrent Dual Band Differential LNA utilizing Differentially Driven Inductor (SiGe 0.35µm HBT)

4.5.1 研究動機

通常射頻訊號經過低雜訊放大器放大後，會經過一個18 相位產生器，以產生下一級混頻器與18 的射頻輸入訊號。因為18 相位產生器，通常是一被動耦合器，所以會使訊號產生一定的衰減，並且需要相當大小的晶片面積。如果直接將低雜訊放大器，設計為差動式低雜訊放大器，其輸出訊號直接為差動訊號，因此便不需要18 相位產生器，不會造成額外的衰減與晶片面積。因此，本次實作的目的，

將實現一個差動低雜訊放大器，使用差動驅動對稱型電感，可以將兩個電感合併成ㄧ個電感，節省晶片面積。

0^D

0^D 0^D 0^D

0^D

4.5.2 電路設計

傳統的spiral電感如圖4.31所示，電感是由連續的金屬線纏繞所組成，以減少空間。在差動電路的實現中，把一對spiral電感用於實體的佈局中，通常如圖4.32所示。雖然全部電路可能都是差動，但對於每一個電感的激發是“single-ended＂。所以由AC訊號源激發spiral 的一端，而把另一端連接在一個common node上(如DC偏壓點或接地)，可以發現Port 1和Port 2的訊號電流(如圖4.32的i₁和i₂)流向相反。

因此，兩個電感之間需要一定的距離隔離，以抑制兩個電感之間的互相磁耦合。

Port 1

Port 2

圖4.31 非對稱型spiral電感實體佈局

Port 1 Port 2

Common node (Port 3)

Inductor 1 Inductor 2

Underpass

圖4.32 兩個差動驅動非對稱型電感 (1)

對稱型電感

如圖4.33所示，完整的對稱型spiral電感，為差動激發設計(如Port 1和Port 2的電壓、電流彼此相差18 )。當圖4.33的對稱型spiral電感差動驅動時，兩個鄰近的金屬線，其彼此間的電壓會反相，但是電流的流動方向會相同。如此一來，會加強由兩個平行導體單位面積產生的磁場，與增加整體單位面積的感值。對於對稱型電感而言，放置 common node是很重要，因為它可以將其分為兩個spiral電感，並且使這兩個電感在Port 1和Port 2有相同的substrate寄生效應。對於上述使用一對spiral電感，需有一定的距離來抑制彼此間的耦合，但在對稱

0^D

彼此間的耦合，所以可以將晶片的面積減少。

Port 1 Port 2

Inductor 1 Inductor 2

i2 Common node

(Port 3) Underpass

圖4.33 差動驅動對稱型電感

(2)

差動激發

電感

值增加

我們由圖4.34(a)電感的集總等效電路模型，來探討差動激發如何改善電感的Q值。圖4.34(b)、(c)，分別為single-ended和差動激發的簡單等效電路模型。對於single-ended而言，電感相當於連接成一個 port，如圖4.34(b)所示，看到的等效輸入阻抗為Zse，相當於是ZP和ZL的並聯。對於差動激發而言，訊號由兩個port輸入，如圖4.34(c)所示，

看到的等效差動輸入阻抗為Z_d，相當於是2Z_P和Z_L的並聯(R_P、C_P為 substrate的寄生電阻、電容)。由此可以發現，差動激發的R_P、C_P分別

在文檔中威福-哈特利鏡像消除降頻器與雙頻道低雜訊放大器 (頁 117-0)

實作一，Concurrent Inter-Stage Matching Dual Band LNA

第四章 低雜訊放大器設計

4.4 實作一，Concurrent Inter-Stage Matching Dual Band LNA

4.4.1 研究動機

4.4.2 電路設計

電晶體元件設計

直流偏壓電流設計

輸入級匹配網路

{

}

+

+ −

− +

−

−

− −

+

f

f

f

f

Gain

(

) (

)

輸出級匹配網路

(

)

(

) (

)

L

C

L C

4.4.3 電路模擬結果

4.4.4 晶片量測結果

Input

DC Pad Output

4.4.5 結果與討論

( )

4.5 實作二，Concurrent Dual Band Differential LNA utilizing Differentially Driven Inductor (SiGe 0.35µm HBT)

4.5.1 研究動機

4.5.2 電路設計

對稱型電感

差動激發

電感

值增加

第四章低雜訊放大器設計