奈米線元件的效能比較

從先前章節在微縮能力的特性表現的比較之中，我們可以發現到奈米線場效應電晶 體相較於鰭式場效應電晶體與三閘場效應電晶體有更好的微縮能力。而從實際邏輯應用 的觀點來看，場效應電晶體的電容大小將會影響電路設計的速度，因此，本章節將從邏 輯應用的觀點出發，對於多閘極元件的電容大小做探討，以及對奈米線場效應電晶體做 最佳化的設計。

4 - 1. 多閘極元件的電容特性比較

如圖 4-1 所示，參考 I.T.R.S.規範設計，我們可以知道在低電場狀態(VDS=0V，

VGS=VDD)，電容值為氧化層電容(Cox)，而三種多閘極元件在(VDS=0V，VGS=VDD)時皆有 相似的電容。然而，在他們不同空乏條件與空乏電荷下，最小電容是不同的。在通道微 縮的考量如圖 4-2 所示，三種多閘極元件在電容特性表現上十分相似。然而，隨著矽薄 膜厚度的變化三種先進元件在相同漏電的狀態如圖 4-3 所示，在微小矽薄膜厚度時三種 先進元件皆有良好的C-V 曲線，而在矽薄膜厚度上升時，為了滿足漏電流規範，臨界電 壓(VT)必須往上提高，I.T.R.S.所限制的偏壓為 1V，如圖 4-3 所示 FinFET 與 Tri-Gate 於 D=18nm 皆未進入導通狀態。根據前章的電氣特性所述，在矽薄膜厚度為 18 奈米時，

鰭式與三閘極場效應電晶體的DIBL 與 S.S.皆超過理想值，可知奈米線場效應電晶體在 強反轉區的特性較優異。

延續上小節所述，在 CMOS 本身延遲時間可由 CV/Ion當作估計值，根據我們所得 到的模擬結果採用(VDS=0V，VGS=VDD)時的電容值為考量基礎，確定三種多閘極元件電 容值都為Cox，如圖 4-4 所示，鰭式場效應電晶體擁有較快的操作速率，而在長通道因 奈米線場效應電晶體的移動率衰減(mobility degradation)使的驅動電流(Ion)減小。在相同 漏電流下設計三種先進元件如圖 4-5 操作速度所示，我們可以由模擬結果發現奈米線場 效應電晶體元件操作速度對於矽薄膜厚度比較不敏感。然而綜合前述的特性比較，奈米 線元件在CMOS 邏輯電路應用較其他多閘極場效應先進元件來的穩定。

-1.0 -0.5 0.0 0.5 1.0 0.0

1.0x10

^-16

2.0x10

^-16

3.0x10

^-16

4.0x10

^-16

5.0x10

^-16

6.0x10

^-16

7.0x10

^-16

Capacitance (F/ μ m)

V

_GS

(V)

FinFET Nanowire Tri-Gate

圖 4-1 矽薄膜厚度為 9nm、通道長度為 18nm，三種不同先進元件場效應電晶體電容之 比較(VDS=0V)

-1.0 -0.5 0.0 0.5 1.0

0.0 1.0x10

^-16

2.0x10

^-16

3.0x10

^-16

4.0x10

^-16

5.0x10

^-16

6.0x10

^-16

7.0x10

^-16

8.0x10

^-16

Capacitance (F/ μ m)

V

GS

(V)

FInFET_L=14nm FinFET_L=22nm Tri-Gate_L=14nm Tri-Gate_L=22nm Nanowire_L=14nm Nanowire_L=22nm

圖 4-2 矽薄膜厚度為 9nm、通道長度為 14nm 與 22nm，三種不同先進元件場效應電晶 體電容之比較(VDS=0V)

-1.0 -0.5 0.0 0.5 1.0 0.0

1.0x10

^-16

2.0x10

^-16

3.0x10

^-16

4.0x10

^-16

5.0x10

^-16

6.0x10

^-16

7.0x10

^-16

8.0x10

^-16

9.0x10

^-16

Capacitance (F/ μ m)

V

GS

(V)

FinFET_D=5nm FinFET_D=18nm Tri-Gate_D=5nm Tri-Gate_D=18nm Nanowire_D=5nm Nanowire_D=18nm

圖 4-3 在相同漏電下通道長度為 18nm、矽薄膜厚度為 5nm 與 18nm，三種不同先進元 件場效應電晶體電容之比較(VDS=0V)

12 14 16 18 20 22 24

2.5x10

^-13

3.0x10

^-13

3.5x10

^-13

4.0x10

^-13

4.5x10

^-13

5.0x10

^-13

5.5x10

^-13

6.0x10

^-13

6.5x10

^-13

7.0x10

^-13

CV / I on (sec)

Channel length (nm)

FinFET Tri-Gate Nanowire

圖 4-4 不同通道長度下矽薄膜厚度為 9nm，三種不同先進元件場效應電晶體操作速度 之比較(CV/Ion)

4 6 8 10 12 14 16 18 20 3.5x10

^-13

4.5x10

^-13

5.5x10

^-13

6.5x10

^-13

7.5x10

^-13

8.5x10

^-13

9.5x10

^-13

1.1x10

^-12

1.1x10

^-12

CV / I on (sec)

Diameter (nm)

FinFET Tri-Gate Nanowire

圖 4-5 通道長度為 18nm，三種不同先進元件場效應電晶體在不同矽薄膜厚度操作速度 之比較(CV/Ion)

4 - 2. 奈米線場效應電晶體元件的最佳化

從前小節的相同漏電流操作速率特性比較圖中，我們發現奈米線場效應電晶體的操 作速度較不敏感，而在最佳的操作速度並非最小的矽薄膜厚度。所以，本節將討論何者 矽薄膜厚度為奈米線在I.T.R.S.規範 45 奈米世代中的最佳化。

圖 4-6 為奈米線場效應電晶體元件的電氣特性表現，矽薄膜厚度上升時，DIBL 與 影響也跟著上升。圖 4-7 為驅動電流(Ion)在不同矽薄膜厚度的變化， Ion 隨著矽薄膜厚 度線性上升時，我們將其正規化後可發現在厚度為12 奈米時 Ion為最高，而非矽薄膜厚 度為18 奈米。圖 4-8 表示電容狀態在(VDS=0，VGS=VDD)的氧化層電容(Cox)，線性變化 與矽薄膜厚度呈正比，然而將其正規化後，12 奈米至 14 奈米出現了轉折。而圖 4-9 為 奈米線場效應電晶體操作速度(CV/Ion)，為圖 4-5 奈米線部分縮小範圍觀看，在矽薄膜 厚度為 12 奈米時的操作速度為最快。為了得到最佳化的設計，都是在相同漏電流的情 況 下 做 比 較 ， 而 希 望 的 Ion 最 大 電 容(Cox) 最 小 。 圖 4-10 為 線 性 通 道 電 流 (Ilin) 在 (VDS=50mV，VGS=1.0V) ， 矽 薄 膜 厚 度 減 小 使 其 電 場 上 升 造 成 移 動 率 衰 減 (mobility

degraded)，線性通道電流(Ilin)也跟著下降。圖 4-11 為 DIBL 與 S.S.特性由圖 4-6 電氣特 性整理出矽薄膜厚度影響特性。圖 4-12 表示漏電流與矽薄膜厚度為正比的關係。圖 4-13 為不同通道長度與矽薄膜厚度 Ioff 與 Ion 特性曲線圖，我們可以發現在相同漏電流維度 下，矽薄膜厚度為12 奈米時的驅動電流 Ion為最高。圖 4-14、圖 4-15 與圖 4-16 分別 為通道中心電子分佈切面三維圖，在強反轉的狀態下通道內電子分佈環繞在通道表面當 矽薄膜厚度上升時更明顯。然而圖 4-17 說明矽薄膜厚度縮小時所受的量子效應也跟著 增加。由圖 4-18 所示電場大小，矽薄膜厚度為 18 奈米時電場下降幅度較大，閘極控制 能力較差，臨界電壓(VT)與 DIBL 值過高。而矽薄膜厚度為 12 奈米時電場下降幅度較小，

移動率衰減(mobility degraded)較小使驅動電流(Ion)較大與所受量子效應較小，綜合圖 4-6 至圖 4-18 的比較，奈米線場效應電晶體元件在 45 奈米世代實際通道長度為 18 奈米 時，最佳化的矽薄膜厚度為12 奈米。

0.0 0.2 0.4 0.6 0.8 1.0

10

^-10

10

^-9

10

^-8

10

^-7

10

^-6

10

^-5

10

^-4

Log I

DS

(A )

V

GS

(V)

D=6nm@V

_DS

=50mV D=6nm@V

_DS

=1.0V D=9nm@V

_DS

=50mV D=9nm@V

DS

=1.0V D=12nm@V

DS

=50mV D=12nm@V

_DS

=1.0V

圖 4-6 奈米線場效應電晶體元件在相同漏電流(Same Ioff)，不同矽薄膜厚度時 IDS與VGS

特性曲線圖

4 6 8 10 12 14 16 18 20 1.5x10

^-5

2.5x10

^-5

3.5x10

^-5

4.5x10

^-5

5.5x10

^-5

6.5x10

^-5

7.5x10

^-5

1000 1100 1200 1300 1400 1500

I

on

(A)

Diameter (nm) I

on

I

on

( μ A/ μ m) I

_on

(normalized)

圖 4-7 奈米線場效應電晶體元件在相同漏電流(Same Ioff)，不同矽薄膜厚度之驅動電流 (Ion)特性比較圖

4 6 8 10 12 14 16 18 20 5.8x10

^-16

6.0x10

^-16

6.2x10

^-16

6.4x10

^-16

6.6x10

^-16

6.8x10

^-16

7.0x10

^-16

9.0x10

^-18

1.4x10

^-17

1.9x10

^-17

2.4x10

^-17

2.9x10

^-17

3.4x10

^-17

3.9x10

^-17

Capacitance (F/ μ m)

Diameter (nm)

C (normalized)

Capacitance (F)

C

圖 4-8 奈米線場效應電晶體元件在相同漏電流(Same Ioff)，不同矽薄膜厚度之電容大小 特性比較圖

4 6 8 10 12 14 16 18 20 4.2x10

^-13

4.4x10

^-13

4.6x10

^-13

4.8x10

^-13

5.0x10

^-13

5.2x10

^-13

5.4x10

^-13

5.6x10

^-13

5.8x10

^-13

CV/I

on

(Se c )

Diameter (nm)

圖 4-9 奈米線場效應電晶體元件在相同漏電流(Same Ioff)，不同矽薄膜厚度之操作速率 (CV/Ion)特性比較圖

4 6 8 10 12 14 16 18 20

100 150 200 250 300

I

lin

( μ A/ μ m)

Diameter (nm)

圖 4-10 奈米線場效應電晶體元件在漏電流(Same Ioff)，不同矽薄膜厚度之線性電流(Ilin) 特性比較圖

6 8 10 12 14 16 18 0

50 100 150 200 250 300

0 50 100 DIBL 150

DIBL (mV/V)

Diameter (nm)

S.S.(mV/ d e cad e )

S.S.

圖 4-11 奈米線場效應電晶體元件在相同漏電流(Same Ioff)，不同矽薄膜厚度之 DIBL 與 S.S.特性比較圖

4 6 8 10 12 14 16 18 20

10

^-11

10

^-10

10

^-9

10

^-8

10

^-7

10

^-6

10

^-5

I

off

(A)

Diameter (nm)

圖 4-12 奈米線場效應電晶體元件在相同閘極功函數(Same workfunction)，不同矽薄膜 厚度之漏電流特性比較圖

1000 1150 1300 1450 1600 1750 1900

圖 4-13 通道長度為 12nm、15nm、18nm、21nm，奈米線場效應電晶體元件在相同閘極 功函數(Same workfunction)，不同矽薄膜厚度之 Ioff比Ion特性比較圖

-3 -2 -1 0

1 2 3 2.0x100.0¹⁹

4.0x10¹⁹ 6.0x10¹⁹ 8.0x10¹⁹ 1.0x10²⁰ 1.2x10²⁰ 1.4x10²⁰ 1.6x10²⁰ 1.8x10²⁰

-3

X direction (nm)

Z direction (nm)

Z direction (nm)

Electron (cm-3 )

圖 4-14 奈米線場效應電晶體在相同漏電流(Same Ioff)矽薄膜直徑為 6nm，通道中心電子 分佈三維切面圖，偏壓狀態為(VDS=0V,VGS=1.0V)

-4.5-3.0 -1.5 0.0

1.5 3.0 4.5 0.0

2.0x10¹⁹ 4.0x10¹⁹ 6.0x10¹⁹ 8.0x10¹⁹ 1.0x10²⁰ 1.2x10²⁰

-4.5

X direction (nm)

Z direction (nm)

Electron (cm-3 )

Z direction (nm)

2.0x10¹⁹ 4.0x10¹⁹ 6.0x10¹⁹ 8.0x10¹⁹ 1.0x10²⁰

-6

X direction (nm)

Z direction (nm)

Electron (cm-3 )

Z direction (nm)

-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0

3 6 9 12 15 18 21 24

Percentage (%)

Distance (normalize) D=6nm D=9nm D=12nm D=18nm

圖 4-17 奈米線場效應電晶體在相同漏電流(Same Ioff)，不同矽薄膜直徑表面至表面電子 分佈二維切線圖，偏壓狀態為(VDS=0V,VGS=1.0V)

6 8 10 12 14 16 18

1.0x10

⁶

3.0x10

⁶

5.0x10

⁶

7.0x10

⁶

9.0x10

⁶

1.1x10

⁷

E lectri c fi eld (V/cm)

Diameter (nm)

圖 4-18 奈米線場效應電晶體元件在相同漏電流(Same Ioff)，不同矽薄膜厚度之電場大小 特性比較圖(Same Ioff)，偏壓狀態為(VDS=0V,VGS=1.0V)

4 - 3. 先進元件通道方向不同對元件影響

延續前節奈米線場效應電晶體的最佳化設計，由於微影技術的進步而使元件不斷快 速微縮，其中在元件通道內的電子移動速度，也因晶圓方向應力之不同，造成電子移動 機制的不同。因此當n 型與 p 型場效應電晶體元件在不同晶圓面操作時，通道中電子會 被電場加速，因而導致電子及電洞移動率不同進而影響操作速率。本節重點放在晶圓方 向對多閘極先進元件特性影響之數值分析，我們的結果將會針對晶圓方向對多閘極元件 在三維方向的影響，當考慮其電路設計時以求最佳化的設計使操作速度加快，並介紹對 電子在通道內受應力差異，主要分別改變晶圓方向、電晶體型態、通道長度以研究其特 性曲線。

4 - 3 - 1. 研究模型建立

以現知的相關晶圓方向對其通道方向的物理應力知識，已有不少專家、學者均投入 研究並有許多意義的重要性的發現[28]。由圖 4-19 所示，此為雙閘極場效應電晶體在不 同方向的電子與電洞移動速率，我們可由文獻得知，NMOS 在通道表面(100)方向的載 子移動率比PMOS 優異，然而 PMOS 在通道表面(110)方向的載子移動率比 NMOS 優異。

我們將由此為出發點，在模擬軟體 TCAD[6]的考量下，將針對晶圓基底(100)與通道方 向為(110)之雙閘極場效應電晶體做應力物理與量子物理特性探討。

在考量準確性與模擬時間的條件下，適當的物理模型選擇是必要性的，而我們選用 先前第二章所述的M.L.D.A.量子模型當作研究的基礎模型，另外還有波松方程式、電子 與電洞連續方程式。其中驅動電流(Ion)如方程式(4-1)所示，μ為載子傳送因子，而載子 在實際矽晶格內移動如圖 4-20 所示，垂直與水平的受力均不相等，所以我們必須加入 晶格應力的相關參數，在模擬軟體中必須開啟能隙應力參數模型[29]計算如表 4-1 所 示。然而在先進元件的選擇方面，如圖 4-21(a)所示我們首先採用平面型雙閘極場效應 電晶體(Double-Gate)作為模型基礎，最後參數運用在前述多閘極先進元件上。

)2

( _{GS th}

G OX

ON

V V

L C W

I

=

μ

− (4-1)

圖 4-19 雙閘極場效應電晶體在(100)，(110)與(111)表面方向電子與電洞移動速率[28]。

圖 4-20 矽單一晶胞

表 4-1 能隙應力模型參數

Parameter Value Unit XiD 0.77 Ev XiU 9.16 eV

a 2.1 eV b -2.33 eV d -4.75 eV deltSO 0.044 eV

圖 4-21 (a)雙閘極場效應電晶體三維視意圖 (b)矽晶圓基底(100)定義

4 - 3 - 2. 模擬結果與比較

首先我們先對NMOS 雙閘極場效應電晶體作電氣特性的探討，根據 I.T.R.S.的準則 [19]，我們以調整功函數的方法將漏電流與規範相符。由圖 4-21(b)可得知，在常用矽晶 圓基底為(100)的場效應電晶體切面可分為兩種(100)與(110)。而我們以(110)方向為我們 的設計準則，比較傳統波松(Poisson)方程式與量子模型(M.L.D.A.)在是否考慮能隙應力 的條件下的電氣特性表現。如圖 4-24 所示，我們先修正雙閘極場效應電晶體在 M.L.D.A.

考慮下與 I.T.R.S.漏電流規範一致。再以相同功函數設計 M.L.D.A.加入能隙應力條件 (BGM)做比較，因考慮電子垂直與水平移動率不同，使其電流往下修正。而圖 4-25 所 示，所設計的通道長度為 22nm、20nm、18nm、16nm、14nm，我們固定其矽薄膜厚度 9nm 做通道微縮的比較，由模擬結果得知 Ioff/Ion趨勢相同但在通道微縮的情況下，所修 正的差距也就越大。接續前述，圖 4-22 為雙閘極考慮波松方程式與加入能隙應力(BMC) 電氣特性曲線圖，除了漏電大幅上升外，能隙應力在波松方程式裡仍然有做修正如圖 4-23。比較圖 4-23 與圖 4-25，除了考慮量子效應之間與波松方程式有很大的差異外，

在通道微縮考慮能隙應力時也有極大的差異。

Channel length

Source Drain

Gate tox

Gate

Z

Y

(110) (100)

Si-(100)

(a)

(b)

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 10

^-9

10

^-8

10

^-7

10

^-6

10

^-5

10

^-4

10

^-3

10

^-2

I

DS

(A/ μ m)

V

GS

(V)

Classical@V

_DS

=50mV Classical@V

DS

=1.0V BGC@V

DS

=50mV BGC@V

DS

=1.0V

圖 4-22 NMOS 雙閘極場效應電晶體電氣特性曲線圖，在波松方程式(Classical)與能隙應 力晶圓(BGC)面(110)通道長=18nm，矽薄膜厚度=9nm

1600 1700 1800 1900 2000 2100 2200 2300 10

^-3

10

^-2

10

^-1

10

⁰

10

¹

10

²

I

off

( μ A/ μ m)

I

_on

(

μ

A/

μ

m) Classical

BGC

圖 4-23 NMOS 雙閘極場效應電晶體 Ioff比Ion，波松方程式(Classical)與能隙應力(BGC) 晶圓面(110)通道微縮特性曲線圖

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 10

^-9

10

^-8

10

^-7

10

^-6

10

^-5

10

^-4

10

^-3

10

^-2

I

DS

(A/ μ m)

V

GS

(V)

MLDA@V

_DS

=50mV MLDA@V

DS

=1.0V BGM@V

DS

=50mV BGM@V

_DS

=1.0V

圖 4-24 NMOS 雙閘極場效應電晶體電氣特性曲線圖，在量子方程式(M.L.D.A.)與能隙 應力(BGM)晶圓面(110)通道長=18nm，矽薄膜厚度=9nm

1100 1200 1300 1400 1500 1600 1700 10

^-3

10

^-2

10

^-1

10

⁰

10

¹

10

²

I

off

( μ A/ μ m)

I

_on

(

μ

A/

μ

m) MLDA

BGM

圖 4-25 NMOS 雙閘極場效應電晶體 Ioff比Ion，量子方程式(M.L.D.A.)與能隙應力(BGM)

圖 4-25 NMOS 雙閘極場效應電晶體 Ioff比Ion，量子方程式(M.L.D.A.)與能隙應力(BGM)

在文檔中 奈米線電晶體的微縮特性之研究 (頁 82-104)