奈米線元件與多閘極元件的微縮能力

先前我們討論了量子物理模型與古典物理模型在奈米線元件上半徑敏感度與製程 變異性。為了考量時間效應並不失準確的模式下，本章將以M.L.D.A.量子物理模型為出 發點，探討奈米線元件與其他多閘極元件的微縮潛力，對抗短通道效應的能力。然而微 影技術的快速進步，氧化層的控制受限於原始材料特性，通道微縮成為改善原件操作特 性，提升驅動電流與增加積體電路內部的密度。過去大部分的研究大都是已傳統單閘極 元件為比較對象，然而單閘極在通道微縮上必須仰賴極高摻雜質濃度來改善元件特性，

再者，已有不少學者證明多閘極元件優於傳統單閘極元件[25]。因此，傳統單閘極元件 並不適合應用在我們所提出的通道微縮能力比較。以做為比較的雙閘極場效應電晶體為 例，我們以鰭式場效應電晶體為考量[26]，其模擬結構如圖 1-4 所示。而三閘極場效應 電晶體模擬結構如圖 1-5 所示，針對其兩種多閘極元件與圖 1-3 奈米線元件結構探討元 件的微縮潛力。最後，對於Bulk MOSFET 的設計考量與奈米線元件比較。此外，為了 使比較圖一致，如圖 1-4 與圖 1-5 我們對於 FinFET 與 Tri-Gate 所探討的矽薄膜厚度 Wsi，採用nanowire 的符號 D 表示。

3 - 1 - 1. 奈米線元件的微縮能力

探討通道微縮的能力會根據元件結構的不同，而做不同的調整，參照 I.T.R.S.的規 範45 奈米世代設計元件如表 3-1 與預設矽薄膜厚度為 9 奈米[20]，實際通道長為 18 奈 米的參數設定，並參考其漏電規範調整閘極功函數的調整達到元件設計。從相關研究可 以得知，奈米線元件在矽薄膜厚度(Diameter, D)非正圓狀態仍可以被接受[26]。如圖 3-1 所示，奈米線元在D 變化時特性曲線狀況，以圖 3-2 模擬結果可以發現 D 在 12 奈米時 電氣特性仍在理想值範圍之內，對於製程的誤差容許有不錯的能力。然而圖 3-3 奈米線 元在相同漏電的設計下不同D 變化之 IDS比VGS特性曲線，在圖 3-4 模擬結果可以得知，

奈米線元件在D 為 18 奈米時仍在容許的 DIBL 與 S.S.值，對於半徑靈敏度較好。在通

道微縮設計上參照表 3-1，如圖 3-5 與圖 3-6 電氣特性曲線所示，奈米線元件不但有良 好的DIBL 與 S.S.值且具有可微縮的特性。

表 3-1 相關參數在不同通道常數下的設定

Channel length (nm) 22 20 18 16 14 Diameter or Film thickness (nm) 9 9 9 9 9 Equivalent electrical oxide thickness in inversion (Å) 6.5 6.5 6.5 6.5 6.5

Nominal power supply voltage, VDD 1.0 1.0 1.0 1.0 1.0 Buried oxide (nm) 200

Substrate (nm) 30

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 10

^-10

10

^-9

10

^-8

10

^-7

10

^-6

10

^-5

10

^-4

10

^-3

10

^-2

Log I

DS

(A/ μ m)

V

_GS

(V)

D=5nm@V

_DS

=50mV D=5nm@V

DS

=1.0V D=9nm@V

DS

=50mV D=9nm@V

_DS

=1.0V D=18nm@V

_DS

=50mV D=18nm@V

_DS

=1.0V

圖 3-1 奈米線元件在相同功函數(Same workfunction)下，不同矽薄膜厚度之 IDS與VDS

特性曲線圖

4 6 8 10 12 14 16 18 20 0

50 100 150 200 250 300

0 50 100 150 200 250 300

DIBL (mV/V)

Diameter (nm)

DIBL

S.S. (mV/de cade )

S.S.

圖 3-2 奈米線元件在相同功函數(Same workfunction)下，不同矽薄膜厚度之 DIBL 與 S.S.

特性曲線圖

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 10

^-10

10

^-9

10

^-8

10

^-7

10

^-6

10

^-5

10

^-4

10

^-3

10

^-2

Log I

DS

(A/ μ m)

V

GS

(V)

D=5nm@V

_DS

=50mV D=5nm@V

_DS

=1.0V D=9nm@V

_DS

=50mV D=9nm@V

DS

=1.0V D=18nm@V

DS

=50mV D=18nm@V

_DS

=1.0V

圖 3-3 奈米線元件在相同漏電流(Same Ioff)下，不同矽薄膜厚度之 IDS與VDS特性曲線圖

4 6 8 10 12 14 16 18 20

DIBL (mV/V)

Diameter (nm)

DIBL

S.S. (mV/deca de)

S.S.

L=14nm@V_DS=50mV L=16nm@V

DS=50mV L=18nm@V_DS=50mV L=20nm@V_DS=50mV L=22nm@V

DS=50mV

V_GS (V)

14 16 18 20 22 0

10 20 30 40 50 60 70 80

60 65 70 75 80 85

DIBL

DI BL ( m V/ V)

Channel Length (nm)

S.S. (mV/deca de)

S.S.

圖 3-6 奈米線元件在相同矽薄膜厚度 9nm 下，通道微縮之 DIBL 與 S.S.特性曲線圖

3 - 1 - 2. 鰭式電晶體的微縮能力

以雙閘極元件為例，我們設計如圖 1-4 鰭式電晶體結構，其中上閘極距離通道為 10 倍的閘極氧化層(tox)厚度，然而高寬比(Wsi/Hsi)大小為我們所考量的事項，參考表 3-1 實際通道長度為18 奈米參數設計鰭式電晶體元件。如圖 3-7 所示，當鰭式電晶體在高 為寬的4 倍時，電氣特性仍在理想範圍之內，因此我們選用高為寬的 4 倍之鰭式電晶體 元件設計基礎。首先，我們考慮矽薄膜厚度(film thickness)對製程變異性的影響如圖 3-8 與圖 3-9 所示，些許的矽薄膜厚度增加將造成鰭式電晶體在製程變異性不穩定。至於圖 3-10 與圖 3-11 描述鰭式電晶體矽薄膜厚度對其元件之影響，參考 I.T.R.S.漏電規範調整 功函數設計下，鰭式電晶體元件無法設計在矽薄膜厚度大於 10 奈米，將使得 DIBL 與 S.S.的效能下降，甚至不會是個電晶體元件。然而鰭式電晶體元件參考表 3-1 微縮設計 如圖 3-12 與圖 3-13 電氣特性曲線圖，鰭式電晶體元件在通道微縮 16 奈米後漏電流、

DIBL 與 S.S.皆快速上升，必須採用更薄的矽薄膜厚度重新設計元件。在微縮能力上鰭 式電晶體需精準的調整其元件設計參數才可達成微縮目的。

1.0 1.5 2.0 2.5 3.0 3.5 4.0 110

112 114 116 118 120

82 83 84 85 86

DI BL (mV/V)

Ratio(W

_si

/H

_si

)

DIBL

S.S. (mV/ d e cad e )

S.S.

圖 3-7 鰭式電晶體元件在矽薄膜厚度 9nm 下，高寬比(Wsi/Hsi)之 DIBL 與 S.S.特性曲線 圖

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 10

^-11

10

^-10

10

^-9

10

^-8

10

^-7

10

^-6

10

^-5

10

^-4

10

^-3

10

^-2

Log I

DS

(A/ μ m)

V

GS

(V)

D=5nm@V

DS

=50mV D=5nm@V

_DS

=1.0V D=9nm@V

_DS

=50mV D=9nm@V

_DS

=1.0V D=18nm@V

DS

=50mV D=18nm@V

DS

=1.0V

圖 3-8 鰭式電晶體元件在相同功函數(Same workfunction)下，不同矽薄膜厚度之 IDS與 VDS特性曲線圖

4 6 8 10 12 14 16 18 20

S.S. (mV/decade)

DIBL (mV/V)

Diameter (nm)

DIBL S.S.

圖 3-9 鰭式電晶體元件在相同功函數(Same workfunction)下，不同矽薄膜厚度之 DIBL 與S.S.特性曲線圖

DS

=50mV D=9nm@V

_DS

=1.0V D=18nm@V

_DS

=50mV D=18nm@V

_DS

=1.0V

圖 3-10 鰭式電晶體元件在相同漏電流(Same Ioff)下，不同矽薄膜厚度之 IDS與VDS特性 曲線圖

4 6 8 10 12 14 16 18 20

S.S. (mV/de cade )

DIBL (mV/V)

Diameter (nm)

DIBL

L=14nm@V_DS=50mV L=16nm@V

DS=50mV L=18nm@V_DS=50mV L=20nm@V_DS=50mV L=22nm@V_DS=50mV

Log IDS(μA/μm)

VGS (V)

L=14nm@V

DS=1.0V L=16nm@V_DS=1.0V L=18nm@V_DS=1.0V L=20nm@V

DS=1.0V L=22nm@V_DS=1.0V

圖 3-12 鰭式電晶體元件在相同矽薄膜厚度 9nm 下，通道微縮之 IDS與VDS特性曲線圖

14 16 18 20 22 0

50 100 150 200 250

60 70 80 90 100 110 120 130

DIBL (mV/V)

Channel Length (nm)

DIBL

S. S. (mV/decade)

S.S.

圖 3-13 鰭式電晶體元件在相同矽薄膜厚度 9nm 下，通道微縮之 DIBL 與 S.S.特性曲線 圖

3 - 1 - 3. 三閘極電晶體的微縮能力

此小節將討論三閘極電晶體模擬相關製程與微縮的能力，如圖 1-5 結構示意圖所 示，三閘極電晶體的高寬比為1 比 1，參考表 3-1 實際通道長為 18 奈米參數設定，並 調整功函數符合 I.T.R.S.漏電規範。首先仍以考量製程變異性矽薄膜厚度變化對元件的 影響，如圖 3-14 與圖 3-15 三閘極電晶體元件在矽薄膜厚度變大時仍造成嚴重的電氣特 性下降。然而圖 3-16 與圖 3-17 特性說明相同漏電下矽薄膜厚度變動對三閘電晶體元件 影響，由模擬結果得知三閘極電晶體元件在矽薄膜厚度為 12 奈米以上時已無法達成理 想特性曲線。最後在微縮能力上之比較如圖 3-18 與圖 3-19，三閘極電晶體元件在實體 通道長為 14 奈米時仍須調整矽薄膜厚度，才能使特性曲線落在理想值。三閘極電晶體 仍有通道微縮的可能性，但無法過度微縮。

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0

DS

=50mV D=9nm@V

DS

=1.0V D=18nm@V

_DS

=50mV D=18nm@V

_DS

=1.0V

圖 3-14 三閘極電晶體元件在相同功函數(Same workfunction)下，不同矽薄膜厚度之 IDS

與VDS特性曲線圖

S.S. (mV/decade)

DIBL (mV/V)

Diameter (nm)

DIBL S.S.

圖 3-15 三閘極電晶體元件在相同功函數(Same workfunction)下，不同矽薄膜厚度之 DIBL 與 S.S.特性曲線圖

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 10

^-11

10

^-10

10

^-9

10

^-8

10

^-7

10

^-6

10

^-5

10

^-4

10

^-3

10

^-2

Log I

DS

(A/ μ m)

V

GS

(V)

D=5nm@V

_DS

=50mV D=5nm@V

_DS

=1.0V D=9nm@V

DS

=50mV D=9nm@V

DS

=1.0V D=18nm@V

DS

=50mV D=18nm@V

_DS

=1.0V

圖 3-16 三閘極電晶體元件在相同漏電流(Same Ioff)下，不同矽薄膜厚度之 IDS與VDS特 性曲線圖

4 6 8 10 12 14 16 18 20

0 100 200 300 400 500 600

0 50 100 150 200

DIBL (mV/V)

Diameter (nm)

DIBL

S. S. (mV/decade)

S.S.

圖 3-17 三閘極電晶體元件在相同功函數(Same Ioff)下，不同矽薄膜厚度之 DIBL 與 S.S.

特性曲線圖

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0

L=14nm@V

DS=50mV L=16nm@V_DS=50mV L=18nm@V_DS=50mV L=20nm@V

DS=50mV L=22nm@V_DS=50mV

Log I DS (A/μm)

V_GS (V)

L=14nm@V

DS=1.0V L=16nm@V_DS=1.0V L=18nm@V_DS=1.0V L=20nm@V

DS=1.0V

S.S. (mV/de cade )

DIBL (mV/V)

Channel Length (nm)

DIBL S.S.

圖 3-19 三閘極電晶體元件在相同矽薄膜厚度 9nm 下，通道微縮之 DIBL 與 S.S.特性曲 線圖

3 - 1 - 4. 先進元件通道微縮模擬結果的比較

1100 1200 1300 1400 1500 1600 1700 1800 10

^-3

10

^-2

10

^-1

10

⁰

10

¹

Log I

off

( μ A/ μ m)

I

on

(

μ

A/

μ

m)

Nanowire FinFET Tri-Gate

圖 3-20 先進元件通道微縮 Ioff與Ion特性比較

14 16 18 20 22

600 700 800 900 1000 1100

I

eff

( μ A/ μ m)

Channel Length (nm)

Nanowire FinFET Tri-Gate

圖 3-21 先進元件通道微縮有效電流(Ieff)特性比較

4 6 8 10 12 14 16 18 20 0

200 400 600 800 1000 1200

I

eff

( μ A/ μ m)

Diameter (nm)

Nanowire FinFET Tri-Gate

圖 3-22 先進元件相同漏電流(Same Ioff)下，矽薄膜厚度對有效電流(Ieff)影響特性曲線圖

4 6 8 10 12 14 16 18 20

600 800 1000 1200 1400

I

eff

( μ A/ μ m)

Diameter (nm)

Nanowire FinFET Tri-Gate

圖 3-23 先進元件相同功函數(Same workfunction)下，矽薄膜厚度對有效電流(Ieff)影響特 性曲線圖

3 - 1 - 5. 奈米線元件與傳統 MOSFET 設計考量比較

除了與其他先進元件比較外，本節將討論奈米線元件與傳統 MOSFET 的設計考量 比較。首先，我們由傳統 MOSFET 的設計規範開始。如圖 3-24 所示為傳統 MOSFET 的設計考量圖，對於短通道效應(SCE)、次臨界擺幅(S.S.)與氧化層電場(oxide field)為元 件的設計限制，在 Bulk MOSFET 為了能有效控制短通道效應，閘極空乏區寬度(gate depletion width, Wdm)如同奈米線元件的矽薄膜厚度，使用摻雜方式調整改變成為重要的 參數之ㄧ。如方程式(3-2)所示，通道最小長度與 Wdm的比值須趨近於2[31]，其中 m 為 本體效應因子如方程式(3-3)，理想 m 的為 1[31]。然而 Wdm0

為長通道非均勻摻雜之假設 最大空乏寬度[31]。如圖 3-24 所示，我們將 Poor SCE 限制參數考量為 DIBL effect，而 Poor sub-threshold slope 限制參數考量為 S.S.，而 High oxide field 限制氧化層厚度為 0.25nm，針對固定的 DIBL 與固定的 S.S.為設計基礎。

其次，以傳統MOSFET 進行學理的驗證，如圖 3-25 我們以 TCAD 在傳統 MOSFET 實際通道長度為90nm 範例在二維 MLDA 量子物理模擬實驗，運用不同的摻雜濃度使其 改變Wdm的大小。然而，為了使參數萃取更為精確，我們在此節將S.S.修正為 VT下100mV 至300mV，為 S.S.值抓取的基礎，如方程式(3-4)為 S.S.定義。分析方程式(3-4)的數值，

在固定的 S.S.值下，Wdm與 tox成正比狀態。由學理可知摻雜濃度越高 Wdm則越小，如 圖 3-26 所示 DIBL 特性曲線圖，在矽 Wdm變小時 DIBL 也跟著減少。而在圖 3-27 之 S.S.特性曲線圖，在固定的氧化層厚度下摻雜濃度上升使得 Wdm下降，造成氧化層電容 (Cdm)的上升，最後使 S.S.也跟著上升。結合圖 3-26 與圖 3-27 在固定的氧化層下形成與 圖 3-24 相同的微縮窗(Scaling Window)。

接續 Bulk MOSFET 的 MLDA 量子物理實驗，針對奈米線元件討論在微縮設計考 量。首先，在DIBL 條件的限制如方程式(2-10)所述，期限至 DIBL 值為 100mV/V，而 在S.S.的限制條件也為 100mV/decade。其中氧化層厚度最大值不會超過矽薄膜厚度 Wdm

值。如圖 3-28 在 DIBL 限制 100mV/V 之特性曲線圖，當矽薄膜厚度為 5nm、6nm 與 7nm 時，氧化層厚度已達限制值5nm、6nm 與 7nm。而當矽薄膜厚度為 16nm 與 18nm 時已

達最小氧化層厚度 0.25nm。圖 3-29 為在 S.S.限制 100mV/decade 之特性曲線圖，由圖 3-29 所述當矽薄膜厚度為 5nm、6nm 與 7nm 時，因氧化層厚度不得超出矽薄膜厚度的 關係，所以S.S.曲線仍在上升中，其他 8nm 至 18nm 的 S.S.設計皆在 100mV/decade 左 右。然而在限制DIBL 與 S.S.值的條件下，奈米線元件的氧化層厚度變化如圖 3-30，在 此我們發現S.S.與傳統 MOSFET 不同之處。將元件聚焦至 D=9nm 上，如圖 3-31 所示 不同氧化層厚度特性，在固定的Wdm下tox上升造成Cox下降，則如方程式(3-4)之 SS 會 跟著上升。然而，在固定的氧化層厚度tox下如圖 3-32 所示，矽薄膜厚度 Wdm上升造成 Cdm下降，卻與方程式(3-4)所述之 S.S.值相反，與傳統 MOSFET 不同之處。

2

min ≈

mW

dm

L

(3-2)

3 ) ( 1 3 )

(

1 ₀

dm ox dm

ox

W t W

m

= +

t

≈ + (3-3)

) 1

( 3 . 2 . .

ox dm

C C q

S kt

S

= + (3-4)

圖 3-24 Bulk MOSFET tox與Wdm設計考量圖[31]

圖 3-25 Bulk MOSFET 在 TCAD 二維結構圖[6]

1 2 3 4 5 6 7 8 9 10 11

50 60 70 80 90 100 110 120

DIBL(mV/V)

Doped(1e+17) cm

^-3

DIBL

圖 3-26 Bulk MOSFET 在不同 Wdm時DIBL effect

1 2 3 4 5 6 7 8 9 10 11 78.0

78.5 79.0 79.5 80.0 80.5 81.0 81.5 82.0 82.5 83.0

S. S. (mV/decade)

Doped(1e+17) cm

^-3

S.S.

圖 3-27 Bulk MOSFET 在不同 Wdm時S.S.

4 6 8 10 12 14 16 18 20

90 100 110 120 130 140

DIBL(mV/V)

Diameter (nm)

DIBL

圖 3-28 奈米線元件在 DIBL 限制下，不同矽薄膜厚度時特性曲線圖

4 6 8 10 12 14 16 18 20 65

70 75 80 85 90 95 100 105 110

SS (mV/ decade)

Diameter (nm)

SS

圖 3-29 奈米線元件在 S.S.限制下，不同矽薄膜厚度時特性曲線圖

4 6 8 10 12 14 16 18 20

0 1 2 3 4 5 6 7 8 9 10

tox (nm)

Diameter (nm)

DIBL SS

圖 3-30 奈米線元在不同矽薄膜厚度下，限制 DIBL 與 S.S.值之氧化層(tox)變化圖

0.0 0.5 1.0 1.5 2.0 20

30 40 50 60 70 80

0.0 0.5 1.0 1.5 2.0 60

65 70 75 80

SS(mV/ d eacde)

DIBL(mV/ V)

DIBL

Diameter (nm)

SS

圖 3-31 奈米線元件在 D=9nm 下，不同氧化層厚度之特性曲線圖

5 6 7 8 9 10 11

0 10 20 30 40 50

60 62 64 66 68 70

DIBL(mV/ V)

Diameter (nm)

DIBL

SS (mV/decade)

SS

圖 3-32 奈米線元件在 tox=0.25nm 下，不同矽薄膜厚度之特性曲線圖

在文檔中 奈米線電晶體的微縮特性之研究 (頁 61-82)