奈米線電晶體的微縮特性之研究

國立宜蘭大學電子工程學系(研究所) 碩士論文

Department of Electronic Engineering National Ilan University

Master Thesis

奈米線電晶體的微縮特性之研究

Study on Scaling Capability of Nanowire Transistors 指導教授: 江孟學 博士

鄭岫盈 博士 Meng-Hsueh Chiang Ph. D.

Shiou-Ying Cheng Ph. D.

研究生: 陳俊佑 Chun-Yu Chen

中華民國 九十八 年 七 月

本授權書所授權之論文為授權人在國立宜蘭大學 電 子 工 程 學 系所

97 學年度第 2 學期取得 博士 ■碩士 學位之論文。

論文名稱： 奈米線電晶體的微縮特性之研究

指導教授： 江孟學 鄭岫盈

茲同意將授權人擁有著作權之上列論文全文資料，非專屬、無償授權國立宜蘭大學及國 家圖書館，不限地域、時間與次數，以光碟或其他各種數位化方式將上列論文重製散布、

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授權選項：

■ 校內、校外公開。

□ 校內公開，校外於□一年□二年□三年□四年□五年後公開。

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數位化公開方式若未勾選本人同意視同授權校內、校外公開

授權人： 陳俊佑

E-mail：

[email protected]

指導教授親筆簽名：

中華民國 年 月 日

致謝

在這兩年的研究生的日子裡，讓我從對於半導體領域的不熟悉到學位論文的完成，

其中所經歷的種種過程足以用刻骨銘心來形容。在這期間首先要感謝我的指導教授江孟 學博士與鄭岫盈博士，感謝老師們在學術上給予的指導與以及研究觀念上的教誨，老師 們的熱誠與責任感在學生的研究上給予很大的幫助，讓學生在半導體領域得以獲得到相 當的知識與技能，以致於論文能夠順利的完成。

感謝在研究所兩年授課的鄭岫盈老師與游竹老師，感謝老師們在課業上的指教，使 得學生能夠在半導體領域能夠廣泛的吸收到相關研究領域的知識與技能。感謝中山大學 林吉聰教授、東華大學黃家華教授與林育賢教授，謝謝您們能夠在百忙之中抽空參與學 生的口試。

在此也要感謝我的父母親與姐姐在背後的支持，由於家人精神上與物質上的支持與 援助，使得兩年的研究生活可以無憂無慮地專注在課業與研究方面，而我也沒有辜負你 們的期望而能夠順利畢業。

感謝宜蘭大學的林俊廷、鄭智隆、陳智蓁與吳國新等同學，謝謝你們這兩年的陪伴，

讓兩年的研究生活能夠多采多姿。此外感謝杜長宇、廖翊博、詹國志與鄭宏宇等學長，

謝謝你們在我懵懂的碩士班第一年給予我的協助與鼓勵。當然不能忘記感謝研究室的邱 奕軒、林佳龍與李薰這三位優秀的學弟妹，感謝你們在最後我論文衝刺的階段能夠給予 適當的幫助，也謝謝你們在碩士班最後一年的陪伴。

雖然求學已經告了一段落，但這個結束也代表著另一個人生的開始，期望能將在宜 蘭大學所學的知識與技術發揮在往後的工作職場上，這樣才不枉費師長的教導與家人的 支持。

最後再一次感謝在碩士兩年時間裡曾經幫助與關心過我的人，謝謝你們。

奈米線電晶體的微縮特性之研究

陳俊佑^* 江孟學^** 與 鄭岫盈^**

國立宜蘭大學電子工程學系

摘要

本論文主要研究奈米線電晶體的微縮特性之研究，透過學理分析與三維數值模擬，

深入探討奈米線電晶體、鰭式電晶體與三閘極電晶體通道微縮能力，以及對抗短通道效 應的能力。從量子物理模型的選擇開始，因微影製程快速進步，量子效應在近幾年備受 重視，為了深入了解基本的物理意義，選用量子物理模型預測將是微縮特性研究前的準 備。進一步我們與古典物理模型互相驗證，包含矽薄膜厚度與製程變異性對奈米線元件 的影響，再利用三維電子切面圖驗證其正確性。選擇了考量的量子物理模型，切入電晶 體微縮特性比較的主體，由奈米線電晶體、鰭式電晶體與三閘極電晶體三者在量子物理 模型考量下進行通道微縮的比較，從製程角度出發分析不同矽薄膜厚度、製程變異性與 通道微縮之影響。模擬結果顯示出奈米線元件除了具抵抗矽薄膜厚度的影響外，還具有 製程的可塑性，更有通道微縮的潛能。並且與傳統 MOSFET 的設計考量進行比較，發 現奈米線元件與傳統MOSFET 規則不同。

以實現電路設計操作速度上的效能比較，本論文以CV/Ion作為先進元件的操作速度 特性比較基礎，結果顯示鰭式電晶體在電路應用上有較快的操作速度，考量製程變異性 時奈米線元件在矽薄膜特性表現比較穩定，並進一步對奈米線元件作最佳化矽薄膜厚度 的設計。最後驗證在晶圓與通道方向不同使特性改變，奈米線元件在不同通道方向時能 具有穩定的效能，對於積體電路而言，採用高穩定度的奈米線元件會是非常適合的選擇。

關鍵詞：奈米線、量子物理模型、微縮特性、效能 作者^*

指導教授^**

Study on Scaling Capability of Nanowire Transistors

Chun-Yu Chen

, Meng-Hsueh Chiang

and Shiou-Ying Cheng

Department of Electronic Engineering, National Ilan University

Abstract

The thesis mainly focuses on the scaling capability of the nanowire transistors, and the impact of quantum effect is investigated via physical 3D numerical simulation. We analyze the channel scalability and discuss how to control the short channel effects of nanowire, FinFET and Tri-Gate transistors characteristics. Several emerging patterning processes have been proposed in recent years. Due to device size scaling, quantum mechanical effects become significant. The physical quantum mechanical model is one of key figures for 3D numerical device simulation. The quantum mechanical model is analytically studied and compared with classical model. The characteristics of electron distributions on different surface orientations subject to film thickness and manufacturability of the nanowire device are investigated via 3D numerical simulation. We comprehensively examine the three types of multiple-gate structures including nanowire, FinFET and Tri-Gate devices.

In order to evaluate the device performance when considering speed for logic application, the thesis also focuses on CV/Ion for CMOS inverter with advanced multiple-gate devices.

Key words：nanowire, quantum mechanical model, scaling, performance Author^*

Advisor^**

目錄

致謝...I 摘要... II Abstract...III 目錄...IV 圖目錄...VI 表目錄... XV

Chapter 1 序論 ...1

1 - 1. 前言...1

1 - 1 - 1. 多閘極元件 ...1

1 - 1 - 2. 短通道效應 ...2

1 - 1 - 3. 量子效應 ...2

1 - 2. 研究動機...3

1 - 3. 章節架構...3

Chapter 2 量子效應對奈米線的影響 ...5

2 - 1. 量子物理模型(M.L.D.A.)對奈米線的影響 ...5

2 - 1 - 1. 半導體方程式簡介 ...5

2 - 1 - 2. M.L.D.A.模型之簡介...6

2 - 1 - 3. 模擬元件結構介紹 ...7

2 - 1 - 4. M.L.D.A.模擬分析...7

2 - 2. 量子物理模形 ( D.G. ) 對奈米線的影響... 11

2 - 2 - 1. D.G.模型之簡介 ... 11

2 - 2 - 2. D.G.模擬分析 ...12

2 - 3. 無量子效應時的奈米線元件特性比較...14

2 - 3 - 1. 電氣特性比較 ...15

2 - 3 - 2. 不同半徑下的電子分佈比較 ...18

2 - 3 - 3. 製程變異性電子分佈比較 ...31

Chapter 3 奈米線元件與多閘極元件的微縮能力 ...42

3 - 1 - 1. 奈米線元件的微縮能力 ...42

3 - 1 - 2. 鰭式電晶體的微縮能力 ...46

3 - 1 - 3. 三閘極電晶體的微縮能力 ...50

3 - 1 - 4. 先進元件通道微縮模擬結果的比較 ...54

3 - 1 - 5. 奈米線元件與傳統 MOSFET 設計考量比較...57

Chapter 4 奈米線元件的效能比較 ...63

4 - 1. 多閘極元件的電容特性比較...63

4 - 2. 奈米線場效應電晶體元件的最佳化...66

4 - 3. 先進元件通道方向不同對元件影響...74

4 - 3 - 1. 研究模型建立 ...74

4 - 3 - 2. 模擬結果與比較 ...76

Chapter 5 結論 ...85

參考文獻...86

圖目錄

圖 1-1 單閘極場效應電晶體(MOSFET) ...2

圖 1-2 ( SOI ) 元件結構剖面圖...2

圖 1-3 奈米線場效應電晶體元件(Nanowire transistor) 3D 結構示意圖...4

圖 1-4 鰭式場效應電晶體元件(FinFET) 3D 結構示意圖...4

圖 1-5 三閘極場效應電晶體元件(Tri-Gate transistor) 3D 結構示意圖...4

圖 2-1 奈米線元件矽薄膜直徑為 9nm 時，IDS與VGS之特性曲線圖在相同漏電(Same Ioff ) 之下...8

圖 2-2 奈米線元件在矽薄膜厚度不同時，IDS 與 VGS 之特性曲線圖在相同漏電流(Same Ioff ) 之下...9

圖 2-3 奈米線元件在矽薄膜厚度不同時，DIBL 與 S.S.之特性曲線圖在相同漏電流(Same Ioff ) 之下...9

圖 2-4 奈米線元件在矽薄膜厚度不同時，IDS 與 VGS 之特性曲線圖在相同功函數(Same Workfunction) 之下...10

圖 2-5 奈米線元件在矽薄膜厚度不同時，DIBL 與 S.S.之特性曲線圖在相同功函數(Same Workfunction) 之下...10

圖 2-6 奈米線元件當量子模型不同時，IDS與VGS之特性曲線圖在矽薄膜直徑為9nm13 圖 2-7 奈米線元件當量子模型不同時，DIBL 與 S.S.之特性曲線圖在相同漏電流之下 (Same Ioff )...13

圖 2-8 奈米線元件當量子模型不同時，DIBL 與 S.S.之特性曲線圖在相同功函數之下 (Same workfunction) ...14

圖 2-9 奈米線元件在相同功函數下(Same workfunction)，古典物理與量子物理之特性曲 線圖(矽薄膜厚度為 9 奈米) ...15

圖 2-10 奈米線元件在不同矽薄膜厚度與相同功函數之下(Same workfunction)，古典物 理模型與量子物理模型臨界電壓圖...16

圖 2-11 奈米線元件在不同矽薄膜厚度與相同功函數之下(Same workfunction)，古典物 理模型與量子物理模型漏電流圖...16 圖 2-12 奈米線元件在不同矽薄膜厚度與相同功函數之下(Same workfunction)，古典物

理模型與量子物理模型DEBL 影響圖...17 圖 2-13 奈米線元件在不同矽薄膜厚度與相同功函數之下(Same workfunction)，古典物

理模型與量子物理模型次臨界斜率(S.S.)圖 ...17 圖 2-14 奈米線元件在多晶矽閘極矽薄膜厚度為 5nm，D.G.量子物理模型特性曲線圖18 圖 2-15 奈米線元件在古典物理在相同漏電流(Same Ioff)，不同矽薄膜厚度通道切線電子

分佈百分比，偏壓狀態為(VDS=0V,VGS=0V) ...19 圖 2-16 奈米線元件在古典物理在相同漏電流(Same Ioff)，不同矽薄膜厚度通道切線電場

大小，偏壓狀態為(VDS=0V,VGS=0V) ...20 圖 2-17 奈米線元件在古典物理相同漏電流(Same Ioff)，矽薄膜厚度為 5nm 之能帶圖，

偏壓狀態為(VDS=0V,VGS=0V) ...20 圖 2-18 奈米線元件在古典物理相同漏電流(Same Ioff)，矽薄膜厚度為 5nm 之能帶圖，

偏壓狀態為(VDS=0V,VGS=100mV) ...21 圖 2-19 奈米線元件在古典物理相同漏電流(Same Ioff)，矽薄膜厚度為 5nm 之能帶圖，

偏壓狀態為(VDS=0V,VGS=1000mV) ...21 圖 2-20 奈米線元件在古典物理在相同漏電流(Same Ioff)，矽薄膜厚度為 5nm 通道切面

電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=0V) ...22 圖 2-21 奈米線元件在古典物理在相同漏電流(Same Ioff)，矽薄膜厚度為 9nm 通道切面

電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=0V) ...22 圖 2-22 奈米線元件在古典物理在相同漏電流(Same Ioff)，矽薄膜厚度為 18nm 通道切面

電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=0V) ...23 圖 2-23 奈米線元件在 M.L.D.A.量子物理在相同漏電流(Same Ioff)，不同矽薄膜厚度通道

切線電子分佈百分比偏壓狀態為(VDS=0V,VGS=0V) ...23 圖 2-24 奈米線元件在 M.L.D.A.量子物理在相同漏電流(Same Ioff)，不同矽薄膜厚度通道

切線電場大小，偏壓狀態為(VDS=0V,VGS=0V) ...24 圖 2-25 奈米線元件在 M.L.D.A.量子物理在相同漏電流(Same Ioff)，矽薄膜厚度為 5nm

通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=0V) ...24 圖 2-26 奈米線元件在 M.L.D.A.量子物理在相同漏電流(Same Ioff)，矽薄膜厚度為 9nm

通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=0V) ...25 圖 2-27 奈米線元件在 M.L.D.A.量子物理在相同漏電流(Same Ioff)，矽薄膜厚度為 18nm

通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=0V) ...25 圖 2-28 奈米線元件在古典物理在相同漏電流(Same Ioff)，不同矽薄膜厚度通道切線電子

分佈百分比，偏壓狀態為 (VDS=0V,VGS=1.0V) ...26 圖 2-29 奈米線元件在古典物理在相同漏電流(Same Ioff)，不同矽薄膜厚度通道切線電場

大小，偏壓狀態為(VDS=0V,VGS=1.0V) ...26 圖 2-30 奈米線元件在古典物理在相同漏電流(Same Ioff)，矽薄膜厚度為 5nm 通道切面

電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...27 圖 2-31 奈米線元件在古典物理在相同漏電流(Same Ioff)，矽薄膜厚度為 9nm 通道切面

電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...27 圖 2-32 奈米線元件在古典物理在相同漏電流(Same Ioff)，矽薄膜厚度為 18nm 通道切面

電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...28 圖 2-33 奈米線元件在 M.L.D.A.量子物理在相同漏電流(Same Ioff)，不同矽薄膜厚度通道

切線電子分佈百分比，偏壓狀態為(VDS=0V,VGS=1.0V) ...28 圖 2-34 奈米線元件在 M.L.D.A.量子物理在相同漏電流(Same Ioff)，不同矽薄膜厚度通道

切線電場大小，偏壓狀態為(VDS=0V,VGS=1.0V) ...29 圖 2-35 奈米線元件在 M.L.D.A.量子物理在相同漏電流(Same Ioff)，矽薄膜厚度為 5nm

通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...29 圖 2-36 奈米線元件在 M.L.D.A.量子物理在相同漏電流(Same Ioff)，矽薄膜厚度為 9nm

通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...30 圖 2-37 奈米線元件在 M.L.D.A.量子物理在相同漏電流(Same Ioff)，矽薄膜厚度為 18nm

通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...30 圖 2-38 奈米線元件在古典物理在相同功函數(Same workfunction)，不同矽薄膜厚度通

道切線電子分佈百分比，偏壓狀態為(VDS=0V,VGS=0V) ...32 圖 2-39 奈米線元件在古典物理在相同功函數(Same workfunction)，不同矽薄膜厚度通

道切線電場大小，偏壓狀態為(VDS=0V,VGS=0V) ...32 圖 2-40 奈米線元件在古典物理在相同功函數(Same workfunction)，矽薄膜厚度為 5nm

通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=0V) ...33 圖 2-41 奈米線元件在古典物理在相同功函數(Same workfunction)，矽薄膜厚度為 9nm

通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=0V) ...33 圖 2-42 奈米線元件在古典物理在相同功函數(Same workfunction)，矽薄膜厚度為 18nm

通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=0V) ...34 圖 2-43 奈米線元件在 M.L.D.A.量子物理在相同功函數(Same workfunction)，不同矽薄

膜厚度通道切線電子分佈百分比，偏壓狀態為(VDS=0V,VGS=0V) ...34 圖 2-44 奈米線元件在 M.L.D.A.量子物理在相同功函數(Same workfunction)，不同矽薄

膜厚度通道切線電場大小，偏壓狀態為(VDS=0V,VGS=0V) ...35 圖 2-45 奈米線元件在 M.L.D.A.量子物理在相同功函數(Same workfunction)，矽薄膜厚

度為5nm 通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=0V) ...35 圖 2-46 奈米線元件在 M.L.D.A.量子物理在相同功函數(Same workfunction)，矽薄膜厚

度為9nm 通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=0V) ...36 圖 2-47 奈米線元件在 M.L.D.A.量子物理在相同功函數(Same workfunction)，矽薄膜厚

度為18nm 通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=0V) ...36 圖 2-48 奈米線元件在古典物理在相同功函數(Same workfunction)，不同矽薄膜厚度通

道切線電子分佈百分比，偏壓狀態為(VDS=0V,VGS=1.0V) ...37 圖 2-49 奈米線元件在古典物理在相同功函數(Same workfunction)，不同矽薄膜厚度通

道切線電場大小，偏壓狀態為(VDS=0V,VGS=1.0V) ...37 圖 2-50 奈米線元件在古典物理在相同功函數(Same workfunction)，矽薄膜厚度為 5nm

通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...38 圖 2-51 奈米線元件在古典物理在相同功函數(Same workfunction)，矽薄膜厚度為 9nm

通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...38 圖 2-52 奈米線元件在古典物理在相同功函數(Same workfunction)，矽薄膜厚度為 18nm

通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...39 圖 2-53 奈米線元件在 M.L.D.A.量子物理在相同功函數(Same workfunction)，不同矽薄

膜厚度通道切線電子分佈百分比，偏壓狀態為(VDS=0V,VGS=1.0V) ...39 圖 2-54 奈米線元件在 M.L.D.A.量子物理在相同功函數(Same workfunction)，不同矽薄

膜厚度通道切線電場大小，偏壓狀態為(VDS=0V,VGS=1.0V) ...40 圖 2-55 奈米線元件在 M.L.D.A.量子物理在相同功函數(Same workfunction)，矽薄膜厚

度為5nm 通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...40 圖 2-56 奈米線元件在 M.L.D.A.量子物理在相同功函數(Same workfunction)，矽薄膜厚

度為9nm 通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...41 圖 2-57 奈米線元件在 M.L.D.A.量子物理在相同功函數(Same workfunction)，矽薄膜厚

度為18nm 通道切面電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...41 圖 3-1 奈米線元件在相同功函數(Same workfunction)下，不同矽薄膜厚度之 IDS與 VDS

特性曲線圖...43 圖 3-2 奈米線元件在相同功函數(Same workfunction)下，不同矽薄膜厚度之 DIBL 與 S.S.

特性曲線圖...44 圖 3-3 奈米線元件在相同漏電流(Same Ioff)下，不同矽薄膜厚度之 IDS與VDS特性曲線圖

...44 圖 3-4 奈米線元件在相同漏電流(Same Ioff)下，不同矽薄膜厚度之 DIBL 與 S.S.特性曲線

圖...45 圖 3-5 奈米線元件在相同矽薄膜厚度 9nm 下，通道微縮之 IDS與VDS特性曲線圖...45 圖 3-6 奈米線元件在相同矽薄膜厚度 9nm 下，通道微縮之 DIBL 與 S.S.特性曲線圖.46 圖 3-7 鰭式電晶體元件在矽薄膜厚度 9nm 下，高寬比(Wsi/Hsi)之 DIBL 與 S.S.特性曲線

圖...47 圖 3-8 鰭式電晶體元件在相同功函數(Same workfunction)下，不同矽薄膜厚度之 IDS與

VDS特性曲線圖...47 圖 3-9 鰭式電晶體元件在相同功函數(Same workfunction)下，不同矽薄膜厚度之 DIBL

與S.S.特性曲線圖...48 圖 3-10 鰭式電晶體元件在相同漏電流(Same Ioff)下，不同矽薄膜厚度之 IDS與VDS特性

曲線圖...48 圖 3-11 鰭式電晶體元件在相同漏電流(Same Ioff)下，不同矽薄膜厚度之 DIBL 與 S.S.特

性曲線圖...49 圖 3-12 鰭式電晶體元件在相同矽薄膜厚度 9nm 下，通道微縮之 IDS與VDS特性曲線圖

...49 圖 3-13 鰭式電晶體元件在相同矽薄膜厚度 9nm 下，通道微縮之 DIBL 與 S.S.特性曲線

圖...50 圖 3-14 三閘極電晶體元件在相同功函數(Same workfunction)下，不同矽薄膜厚度之 IDS

與VDS特性曲線圖...51 圖 3-15 三閘極電晶體元件在相同功函數(Same workfunction)下，不同矽薄膜厚度之

DIBL 與 S.S.特性曲線圖 ...51 圖 3-16 三閘極電晶體元件在相同漏電流(Same Ioff)下，不同矽薄膜厚度之 IDS與VDS特

性曲線圖...52 圖 3-17 三閘極電晶體元件在相同功函數(Same Ioff)下，不同矽薄膜厚度之 DIBL 與 S.S.

特性曲線圖...52 圖 3-18 三閘極電晶體元件在相同矽薄膜厚度 9nm 下，通道微縮之 IDS與VDS特性曲線

圖...53 圖 3-19 三閘極電晶體元件在相同矽薄膜厚度 9nm 下，通道微縮之 DIBL 與 S.S.特性曲

線圖...53 圖 3-20 先進元件通道微縮 Ioff與Ion特性比較...55

圖 3-21 先進元件通道微縮有效電流(Ieff)特性比較...55

圖 3-22 先進元件相同漏電流(Same Ioff)下，矽薄膜厚度對有效電流(Ieff)影響特性曲線圖 ...56

圖 3-23 先進元件相同功函數(Same workfunction)下，矽薄膜厚度對有效電流(Ieff)影響特 性曲線圖...56

圖 3-24 Bulk MOSFET tox與Wdm設計考量圖[31] ...58

圖 3-25 Bulk MOSFET 在 TCAD 二維結構圖[6]...59

圖 3-26 Bulk MOSFET 在不同 Wdm時DIBL effect ...59

圖 3-27 Bulk MOSFET 在不同 Wdm時S.S. ...60

圖 3-28 奈米線元件在 DIBL 限制下，不同矽薄膜厚度時特性曲線圖 ...60

圖 3-29 奈米線元件在 S.S.限制下，不同矽薄膜厚度時特性曲線圖 ...61

圖 3-30 奈米線元在不同矽薄膜厚度下，限制 DIBL 與 S.S.值之氧化層(tox)變化圖...61

圖 3-31 奈米線元件在 D=9nm 下，不同氧化層厚度之特性曲線圖...62

圖 3-32 奈米線元件在 tox=0.25nm 下，不同矽薄膜厚度之特性曲線圖...62

圖 4-1 矽薄膜厚度為 9nm、通道長度為 18nm，三種不同先進元件場效應電晶體電容之 比較(VDS=0V) ...64

圖 4-2 矽薄膜厚度為 9nm、通道長度為 14nm 與 22nm，三種不同先進元件場效應電晶 體電容之比較(VDS=0V) ...64

圖 4-3 在相同漏電下通道長度為 18nm、矽薄膜厚度為 5nm 與 18nm，三種不同先進元 件場效應電晶體電容之比較(VDS=0V) ...65

圖 4-4 不同通道長度下矽薄膜厚度為 9nm，三種不同先進元件場效應電晶體操作速度 之比較(CV/Ion)...65

圖 4-5 通道長度為 18nm，三種不同先進元件場效應電晶體在不同矽薄膜厚度操作速度 之比較(CV/Ion)...66

圖 4-6 奈米線場效應電晶體元件在相同漏電流(Same Ioff)，不同矽薄膜厚度時 IDS與VGS 特性曲線圖...67

圖 4-7 奈米線場效應電晶體元件在相同漏電流(Same Ioff)，不同矽薄膜厚度之驅動電流 (Ion)特性比較圖 ...68 圖 4-8 奈米線場效應電晶體元件在相同漏電流(Same Ioff)，不同矽薄膜厚度之電容大小

特性比較圖...68 圖 4-9 奈米線場效應電晶體元件在相同漏電流(Same Ioff)，不同矽薄膜厚度之操作速率

(CV/Ion)特性比較圖...69 圖 4-10 奈米線場效應電晶體元件在漏電流(Same Ioff)，不同矽薄膜厚度之線性電流(Ilin)

特性比較圖...69 圖 4-11 奈米線場效應電晶體元件在相同漏電流(Same Ioff)，不同矽薄膜厚度之 DIBL 與

S.S.特性比較圖...70 圖 4-12 奈米線場效應電晶體元件在相同閘極功函數(Same workfunction)，不同矽薄膜

厚度之漏電流特性比較圖...70 圖 4-13 通道長度為 12nm、15nm、18nm、21nm，奈米線場效應電晶體元件在相同閘極

功函數(Same workfunction)，不同矽薄膜厚度之 Ioff比Ion特性比較圖...71 圖 4-14 奈米線場效應電晶體在相同漏電流(Same Ioff)矽薄膜直徑為 6nm，通道中心電子

分佈三維切面圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...71 圖 4-15 奈米線場效應電晶體在相同漏電流(Same Ioff)矽薄膜直徑為 9nm，通道中心電子

分佈三維切面圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...72 圖 4-16 奈米線場效應電晶體在相同漏電流(Same Ioff)矽薄膜直徑為 12nm，通道中心電

子分佈三維切面圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...72 圖 4-17 奈米線場效應電晶體在相同漏電流(Same Ioff)，不同矽薄膜直徑表面至表面電子

分佈二維切線圖，偏壓狀態為(VDS=0V,VGS=1.0V) ...73 圖 4-18 奈米線場效應電晶體元件在相同漏電流(Same Ioff)，不同矽薄膜厚度之電場大小

特性比較圖(Same Ioff)，偏壓狀態為(VDS=0V,VGS=1.0V) ...73 圖 4-19 雙閘極場效應電晶體在(100)，(110)與(111)表面方向電子與電洞移動速率[28]。

...75

圖 4-20 矽單一晶胞...75

圖 4-21 (a)雙閘極場效應電晶體三維視意圖 (b)矽晶圓基底(100)定義 ...76

圖 4-22 NMOS 雙閘極場效應電晶體電氣特性曲線圖，在波松方程式(Classical)與能隙應 力晶圓(BGC)面(110)通道長=18nm，矽薄膜厚度=9nm ...77

圖 4-23 NMOS 雙閘極場效應電晶體 Ioff比Ion，波松方程式(Classical)與能隙應力(BGC) 晶圓面(110)通道微縮特性曲線圖...77

圖 4-24 NMOS 雙閘極場效應電晶體電氣特性曲線圖，在量子方程式(M.L.D.A.)與能隙 應力(BGM)晶圓面(110)通道長=18nm，矽薄膜厚度=9nm ...78

圖 4-25 NMOS 雙閘極場效應電晶體 Ioff比Ion，量子方程式(M.L.D.A.)與能隙應力(BGM) 晶圓面(110)通道微縮特性曲線圖...78

圖 4-26 參考文獻傳統 NMOS (bulk)，建立平面型雙閘極場效應電晶體電子移動率在不 同通道方向...80

圖 4-27 平面型雙閘極場效應電晶體在不同通道方向電氣特性曲線圖...81

圖 4-28 鰭式場效應電晶體在不同通道方向電氣特性曲線圖...82

圖 4-29 三閘極場效應電晶體在不同通道方向電氣特性曲線圖...83

圖 4-30 奈米線場效應電晶體在不同通道方向電氣特性曲線圖...84

表目錄

表 3-1 相關參數在不同通道常數下的設定...43

表 4-1 能隙應力模型參數...75

表 4-2 平面型雙閘極場效應電晶體不同通道方向電氣特性表現...80

表 4-3 鰭式場效應電晶體不同通道方向電氣特性表現...81

表 4-4 三閘極場效應電晶體不同通道方向電氣特性表現...82

表 4-5 奈米線場效應電晶體不同通道方向電氣特性表現...83

Chapter 1 序論

1 - 1. 前言

科技日新月異，隨著半導體製程技術的進步，我們持續的微縮(scaling)金氧半場效 電晶體(MOSFET)的體積，主要目的當然是希望能藉此降低成本，並且提升晶片的運算 速度。隨著電晶體體積的微縮，如何有效地控制電晶體的漏電流 (leakage current，Ioff) ， 已成為目前非常重要的一個課題，主要因為傳統金氧半場效電晶體在微縮後的短通道效 應(short channel effects，SCEs)，例如漏電流太高、閘極控制能力差等……，如何在微縮 上更加進步，是我們迫切所想追求的目標。在我們尋求下一世代半導體材料的題目上，

首先依照其維度與態位密度關係的不同，大致可分為三類：(1)零維量子點(Quantum dot)；(2)一維奈米材料；(3)二維薄膜與量子井(Quantum well)結構。過去一、二十年中，

二維薄膜與量子井結構在材料發展領域裡均有不錯的表現，而零維量子點的材料特性分 析上與塊材料相似，故其發展為電子元件較為容易。只有一維奈米材料如奈米線 (Nanowires)、奈米管(Nanotube)、奈米柱 (Nanorods)等結構較特殊，而且也極具發展性。

1 - 1 - 1. 多閘極元件

從場效應電晶體(FET)的概念在 1925 年被首次提出，貝爾實驗室的科學家們在致力 於製作場效應電晶體時卻無意間做出第一個點接式的雙載子電晶體。單晶半導體材料的 匱乏妨礙了早期發展場效應電晶體的努力，然而在1950 年發明的單晶鍺，特別是在 1952 年所發明的單晶矽因此改變了這個情況。最後，貝爾實驗室中一群由M.M. (“約翰”) 阿 塔 拉(Atalla) 所 領 導 的 團 隊 在 1960 年 製 出 第 一 個 實 用 的 金 氧 半 場 效 應 電 晶 體 (MOSFET)[1]，自此以後金氧半場效應電晶體的技術就快速發展。從 1980 年代起，以金 氧半(MOS)為基礎的 IC 晶片就成為半導體產業的主流。從 1950 起採用微影技術來製造 電晶體和積體電路，隨著微影技術的進步[2]，單閘極場效應電晶體(MOSFET)如圖 1-1 簡單示意圖，未加入側壁間隙壁(sidewell spacer)，而通道長度標示為有效通道長度 (Channel length)，MOSFET 的電氣特性已面臨許多問題，如汲極導致能障下降(drain

induced barrier lowering, DIBL)短通道效應(Short Chaneel Effects, SCEs) 、穿隧電流 (tunneling current)等等……；然而絕緣層上矽(Silicon On Insulator, SOI)如圖 1-2 的元件 結構，與圖 1-1 相同為簡單示意圖，在通道區域可分為完全空乏型(Fully Depletion, FDSOI)與部分空乏型(Partial Depletion, PDSOI)兩種。此外，運用多重閘極(Mutli-gate) 場效應電晶體的發展是其中一個方向[5]。運用 SOI 製程技術在多閘極元件方面，又可分 為雙閘極鰭式場效應電晶體(FinFET)、三閘極場效應電晶體(Tri-gate transistor)與環繞式 結 構 Ω 式 場 效 應 電 晶 體( Ω -shape transistor) 及 奈 米 線 場 效 應 電 晶 體 (Nanowire transistor)[3]。

圖 1-1 單閘極場效應電晶體(MOSFET) 圖 1-2 ( SOI ) 元件結構剖面圖

1 - 1 - 2. 短通道效應

為了降低製成的單位成本以及摩爾定律(Moore’s Low)的實現，持續微縮 MOSFET 已成為趨勢[4]，除了可以增加電晶體密度及提升驅動電流外，進而改善元件電氣特性。

然而也因為元件尺寸的微縮所產生的SCEs；為了能夠有效抑制 SCEs，許多新的技術與 物理特性也不斷被發表，在此發展先進元件裡，多閘極元件的運用將會是勢在必行的趨 勢[7]-[13]。

1 - 1 - 3. 量子效應

除了改善元件結構之外，另外還有許多物理現象的發展以及公式的發明來印證微縮 後的量子效應。從古典物理發展到近代物理，由經典的薛丁格波動方程式不斷推導出許

Substrate

Buried Oxide Film thickness Channel length

Substrate Gate Drain

Source Source Gate Drain

多量子方程式，如M.L.D.A.(Modified Local Density Approximation)、V.D.(Van Dort) 、 D.G.(Density Gradient)等[6]……，量子效應方程式的建立讓我們能更精準預測以及解決 製程上考量。

1 - 2. 研究動機

因微影技術的進步，元件尺寸在低於 10 奈米下的 MOSFET 電氣特性受到許多考 驗，多閘極場效應電晶體會是提升電氣特性的方法之ㄧ。針對目前文獻上所提出的三種 多閘極元件[3]，我們以 FinFET 來代表雙閘極場效應電晶體、Tri-Gate 來代表三閘極電 晶體，最後以Nanowire 來代表四個閘極電晶體[14]，也就是環繞式電晶體。並且以一維 奈米材料與Nanowire 為出發點，從波松方程式(Poisson equation)的電氣特性與參考量子 效應之M.L.D.A.與 D.G. ，分別比較奈米線在 Poisson、M.L.D.A.與 D.G.之間的電氣特性 影響。除此之外，我們也跟其他兩種多閘極場效應電晶體FinFET 與 Tri-Gate，觀察他們 在量子效應下的影響，評估何者在未來具有代表性的元件。

1 - 3. 章節架構

本篇論文一共分為五章節，第一章節為文之序論，第二章節主要介紹量子效應在奈 米線場效應電晶體元件如圖 1-3 的影響，包含 Poisson’s equation、M.L.D.A.與 D.G.之間 的電氣特性差異。第三章探討多閘極元件的微縮能力，包含三種多閘極的元件架構，鰭 式場效應電晶體如圖 1-4、三閘極場效應電晶體如圖 1-5 與奈米線場效應電晶體三種元 件在通道長度不同的電氣特性現象，以及因微影上的偏差在直徑維度不同的電氣特性表 現。第四章節奈米線場效應元件的效能比較，包含電容方面比較，在邏輯電路上的特性 CV/Ion，在元件尺寸微縮下何者在邏輯電路上才是最佳的比例，包含晶格方向的驗證。

最後第五章則是結論。

Substrate Buried oxide

D

L tox Gate Source

Drain

圖 1-3 奈米線場效應電晶體元件(Nanowire transistor) 3D 結構示意圖

Substrate Buried oxide

W_si H_si

L

tox Gate

Source

Drain

圖 1-4 鰭式場效應電晶體元件(FinFET) 3D 結構示意圖

Substrate Buried oxide

W

H

L tox Gate Source

Drain

圖 1-5 三閘極場效應電晶體元件(Tri-Gate transistor) 3D 結構示意圖 Z

X Y

Z

X Y

Z

X Y

Chapter 2 量子效應對奈米線的影響

隨著微影技術的快速進步，量子效應對元件的影響也日漸增加；眾多的量子效應成 為學者們研究一大方向[15]-[17]，在元件模擬程式裡提供許多量子物理之參數設定，本 章將介紹我們選用的兩種量子物理模型與古典物理模型，除了比較量子物理與古典物理 模型的差異，另外在製程變異性與矽薄膜厚度使奈米線元件特性改變情形。

2 - 1. 量子物理模型 (M.L.D.A.) 對奈米線的影響

在開始探討量子效應之前，首先介紹元件模擬程式會使用到的半導體方程式。分別 是，(1)波松方程式(Poisson’s equation)、(2)電子連續方程式(electron continuity equation)、

(3)電動連續方程式(hole continuity equation)[1]。

2 - 1 - 1. 半導體方程式簡介

在半導體元件模擬傳輸的過程中，包含載子的漂移(drift)、擴散(diffusion)、複合 (recombination)、產生(generation)、熱離子發射(thermionic emission)、穿隧(tunneling)及 衝擊離子化(impact ionization)。然而當半導體內當漂移、擴散及複合同時發生時的總和 效應稱之為連續性方程式(continuity equation)[1]。然而元件模擬程式所使用的三種方程 式Poisson’s equation (2-1) 、electeon continuity equation (2-2) 與 hole continuity equation (2-3) 做基礎的計算。

s A

D

N

N n p

q ρ

ψ

ε

) , , 1 (

p n F U q J

t n

n n

n

− =

⋅

∂ =

∂ ∇

p n F U q J

t p

p p

p − =

ψ

− ⋅

∂ =

∂

∇

ε

ψ

q

n

p

N

N

J

J

U

U

2 - 1 - 2. M.L.D.A. 模型之簡介

當元件在低於100nm 時量子效應顯得相當重要，而對於量子效應的模型可分為兩種 模型，分別是 M.L.D.A.模型以及 D.G.模型。首先介紹 M.L.D.A.模型的計算方式，此模 型主要在矽(Si)與二氧化矽(SiO2)之介面載子分佈的量子力學模型。主要運用電子與電洞 復合在反轉(inversion)與累堆(accumulation)[18]，運用 Si 與 SiO2介面在費米能階下的式 子作為計算方式如下(2-4)：

∫

− −

= +

0

0

( 2 )]

1 )] [ exp[(

) 1 ( 2 ) (

n n

c n

MLDA

N d j z

n

η η

η η η

η π

(2-4)

kT E E

n

= −

η

T k m

n *

2

2

= h

λ

η

∫

−

− −

=

0 2 1 2

3

exp[ ( ) / ]

) 2 (

dE kT E E E

kT N

n

π

2 3 2

) 2

(

12 m kT h

N

≡

2 3 2) 2

(

2

m kT h

N

π

N (2-6) 代表是 Si 與(2-7) 則代表砷化鎵 ( GaAs )[1]。

2 - 1 - 3. 模擬元件結構介紹

針對奈米線元件的模擬方面，我們首先參考I.T.R.S.路程表[19]來制定元件結構如圖 1-3。其通道(Channel length)長度為 18nm 而閘極氧化層(tox)厚度為 6.5Å，將矽基板 (Substrate)厚度設為 30nm 而矽基氧化層(Buried oxide)為 200nm，此外根據文獻上的記載 [20]，預設奈米線的矽薄膜直徑(film thickness, Diameter)為 9nm，此元件將成為基準模擬 結構參數。

而本研究在特性上的探討所著重在DIBL 與臨界電壓方面，因此我們將利用等電流

公式量測出受到量子效應下影響個別元件的臨界電壓值。然而等電流公式在 BULK

MOSFET 所利用的公式如(2-8)，而在奈米線方面則修正為(2-9)來做量測。在此公式中 W 是對於元件寬度，因元件不同而做不同的修正，根據其理所推導的奈米線 W 將修正 D π，L 則為通道長度。然而標準化的 DIBL 值則是利用(2-10)來做計算，由於元件不同與 量子化效應會造成元件特性上的變動，為了使其量測有一定的標準與量測位置在汲極電 流和閘極電壓的特性曲線會位於次臨界區域，因此採用相對應在漏電流位置的相對電壓 值。然而對於元件每10 倍電流變化之次臨界擺幅(Subthreshold Swing, S.S.)也在我們的 模擬比較範圍之內。

L

I

= 10

× W

L

I

₌ 10

_× D

05 . 0

) (

−

=

−

DD

V V leakage mv

V leakage

V V

DIBL V

2 - 1 - 4. M.L.D.A. 模擬分析

延續上小節結構設計，並參照I.T.R.S.路程表符合 Ioff設計如圖 2-1，以調整金屬功 函數的方式針對相同 Ioff下比較，代表奈米線能夠順利製程並符合漏電流規範。矽薄膜 直徑(film thickness, Diameter)其電氣特性的變化如圖 2-2，我們可以發現越小尺寸的矽 薄膜直徑特性曲線越趨近於理想，然而由圖 2-3 結果發現，矽薄膜直徑在 18nm 以下時

擁有良好電氣特性，在DIBL 低於 200mV/V 以及 S.S.低於 100mV/decade，當考慮製程 便利性時選用大尺寸的矽薄膜直徑也能在接受範圍。除上述在相同漏電下所做的研究 下，我們近一步驗證奈米線是否因製程上的變動而造成特性上的大幅改變，在受到 M.L.D.A.量子力學的影響下，在漏電流規範下我們以預設矽薄膜直徑(film thickness, Diameter)為 9nm[20]的金屬功函數參數為出發點，如圖 2-4 與圖 2-5 在相同功函數下矽 薄膜直徑不同的特性變化，由圖 2-5 可以了解奈米線在考慮 M.L.D.A.量子效應下其元件 矽薄膜直徑仍容許些微的變動。

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 10

10

10

10

10

10

10

Log I

(A/ μ m)

V

(V)

D=9nm@V

DS

=50mV D=9nm@V

=1.0V

圖 2-1 奈米線元件矽薄膜直徑為 9nm 時，IDS與VGS之特性曲線圖在相同漏電(Same Ioff ) 之下

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 10

10

10

10

10

10

10

10

10

Log I

(A/ μ m)

V

(V)

D=5nm@V

DS

=50mV D=5nm@V

DS

=1.0V D=9nm@V

DS

=50mV D=9nm@V

=1.0V D=18nm@V

=50mV D=18nm@V

=1.0V

圖 2-2 奈米線元件在矽薄膜厚度不同時，IDS與VGS之特性曲線圖在相同漏電流(Same Ioff ) 之下

4 6 8 10 12 14 16 18 20

0 50 100 150 200 250

0 30 60 90 120 150

DIBL (mV/V)

Diameter (nm)

DIBL

S.S. (mV/de cade )

S.S.

圖 2-3 奈米線元件在矽薄膜厚度不同時，DIBL 與 S.S.之特性曲線圖在相同漏電流(Same Ioff ) 之下

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 10

10

10

10

10

10

10

10

10

Log I

(A/ μ m)

V

(V)

D=5nm@V

DS

=50mV D=5nm@V

DS

=1.0V D=9nm@V

DS

=50mV D=9nm@V

=1.0V D=18nm@V

=50mV D=18nm@V

DS

=1.0V

圖 2-4 奈米線元件在矽薄膜厚度不同時，IDS與VGS之特性曲線圖在相同功函數(Same Workfunction) 之下

4 6 8 10 12 14 16 18 20

0 50 100 150 200 250 300

0 50 100 150 200 250 300

DIBL (mV/V)

Diameter (nm)

DIBL

S.S. (mV/de cade )

S.S.

圖 2-5 奈米線元件在矽薄膜厚度不同時，DIBL 與 S.S.之特性曲線圖在相同功函數(Same Workfunction) 之下

2 - 2. 量子物理模形 ( D.G. ) 對奈米線的影響

延續前章節所述，我們進一步討論D.G.量子效應的模型，D.G.量子效應之模型主要 是在漂移(drift)與擴散(diffusion)方程式加以延伸應用。在此節將介紹計算公式以及在奈 米線上的電氣特性。

2 - 2 - 1. D.G. 模型之簡介

D.G.模型是由五種方程式所組成，除了基本的 Poisson’s equation (2-11)、electron continuity equation (2-12) 與 hole continuity equation (2-13) 之外另外還有兩種關於量子 導電帶方程式 (2-14) 和量子價電帶方程式 (2-15)[23]。

s A

D

N

N n p

q

ψ

ε

∇ = − − + − −

⋅

∇

(

)

n

n

U

q J t

n = ∇ ⋅ −

∂

∂ 1

(2-12)

p

p

U

q J t

p = ∇ ⋅ −

∂

∂ 1

0 ] ) 2 (

) (

[∇² + − ∇ + ² =

−

− _{c n n qc n qc}

qc

E b q E q E

E φ β φ

0 ] ) 2 (

) (

[ ∇

+ − ∇ +

=

−

−

qv

E b q E q E

E

ε

ψ

q

n

p

N

N

J

J

U

U

b

b

而上述載子電流密度在運用近似費米能階

J

→ (2-16) 與

J

→ (2-17)公式與線性梯度係

數

b (2-18) 與

b (2-19) 如下:

)]

( )[

(

u n E u n q

J

→

→

→ =

μ

)]

( )[

( u p E u p q

J

→

→

→

=

+ ∇

kT q r qm b h

n n

n = ²_* ⋅

4 (2-18)

kT q r qm b h

p p

p = _* ⋅

4 (2-19) 在建立D.G.模型上，還有兩個重要的參數是電子 (2-20) 與電洞 (2-21) 的量子電位 表示如下:

q E E

qn =( − )/

ψ

q E E

qp =( − )/

ψ

2 - 2 - 2. D.G. 模擬分析

延續上節的方程式說明，我們以M.L.D.A.的功函數模擬參數為出發點，本節將會討 論D.G.在奈米線結構上的特性表現。如圖 2-6 所示，在相同矽薄膜厚度與相同功函數不 同量子模擬所產生的特性曲線圖。因D.G.在導電帶與價電帶電位上之修正，所以我們看 見較小的漏電流與 DIBL 值。我們由 M.L.D.A.相同漏電流所設定的參數值實現在 D.G.

的物理模型上，如圖 2-7 所示兩者不同計算方式在 M.L.D.A.相同漏電流下的 DIBL 與 S.S.影響，由此可以發現 D.G.在矽薄膜厚度越小時量子效應比 M.L.D.A.還要明顯許多。

在由圖 2-8 相同功函數下考慮製程的變異性的結果得知，矽薄膜厚度變動時兩者量子力 學所預測的電氣特性接近一致。歸納圖 2-7 與圖 2-8 之結果，M.L.D.A.與 D.G.在奈米線 矽薄膜厚度變動所受的量子物理模型預測結果相近，當矽薄膜厚度越小時量子效應也越 明顯。然而，D.G.的模擬方式較為複雜而且有外加電場影響電子移動率，在微小矽薄膜 厚度時才有較大的差異，考量收斂性與計算時間效益，故採用MLDA 模擬方式完成。

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 10

10

10

10

10

10

10

10

Log I

(A/ μ m)

V

(V)

MLDA@V

=50mV MLDA@V

DS

=1.0V DG@V

DS

=50mV DG@V

=1.0V

圖 2-6 奈米線元件當量子模型不同時，IDS與VGS之特性曲線圖在矽薄膜直徑為9nm

4 6 8 10 12 14 16 18 20

0 50 100 150 200 250

0 30 60 90 120 150

DIBL (mV/V)

Diameter (nm)

D.G.@DIBL

S.S. (mV/deca de)

[email protected].

MLDA@DIBL [email protected].

圖 2-7 奈米線元件當量子模型不同時，DIBL 與 S.S.之特性曲線圖在相同漏電流之下 (Same Ioff )

4 6 8 10 12 14 16 18 20 0

50 100 150 200 250

0 50 100 150 200 250 300 350

DIBL (mV/V)

Diameter (nm)

D.G.@DIBL

S.S. (mV/ d e cad e )

[email protected].

MLDA@DIBL [email protected].

圖 2-8 奈米線元件當量子模型不同時，DIBL 與 S.S.之特性曲線圖在相同功函數之下 (Same workfunction)

2 - 3. 無量子效應時的奈米線元件特性比較

先前我們以實現兩種量子效應的模型在奈米線上的電氣特性，本章將討論古典物理 在奈米線上特性表現。為了使比較的元件符合一致性，我們運用 M.L.D.A.參照 I.T.R.S.

所制定的規範參數設定，制定奈米線古典物理的參數。如圖 2-9 所示，我們選用古典物 理模型計算，不但使漏電(Ioff)上升，DIBL 與 S.S.的特性也跟著受影響。根據文獻上的記 載，已有學者完成研發矽薄膜厚度為 10 奈米的奈米線場效應電晶體[24]，我們將探討 10 奈米以下，古典物理與 D.G.量子物理在奈米線元件的電氣特性表現。

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 10

10

10

10

10

10

10

10

Log I

(A/ μ m)

V

(V)

Classical@V

=50mV Classical@V

=1.0V M.L.D.A.@V

DS

=50mV M.L.D.A.@V

DS

=1.0V D.G.@V

=50mV D.G.@V

=1.0V

圖 2-9 奈米線元件在相同功函數下(Same workfunction)，古典物理與量子物理之特性曲 線圖(矽薄膜厚度為 9 奈米)

2 - 3 - 1. 電氣特性比較

我們由之前所描述等電流公式(2-9)在圖 2-9 得到臨界電壓(Threshold Voltage, VT)，

如圖 2-10 古典物理模型與 D.G.量子物理隨著矽薄膜厚度變小而 VT變大，由圖 2-11 驗 證矽薄膜厚度變大而造成漏電流上升，古典物理模型比量子物理模型漏電影響還要嚴 重，而減少奈米線元件矽薄膜厚度，則能有效抑止漏電流的影響。在圖 2-12 對 DIBL 的影響，我們可以發現奈米線元件矽薄膜越大時受量子效應影響越小。比較圖 2-12 與 圖 2-13，當奈米線元件矽薄膜厚度越薄，電氣特性 DIBL 與 S.S.也趨近理想值範圍內 200mV/Vm 與 100mV/decade。因此，我們設計一多晶矽閘極在矽薄膜厚度為 5 奈米之 奈米線元件，如圖 2-14 所示電氣特性曲線，由考量 D.G.量子模型影響的模擬結果可以 得知奈米線元件是理想的場效應電晶體。

5 6 7 8 9 10 0.0

0.1 0.2 0.3 0.4 0.5

0.0 0.1 0.2 0.3 0.4 0.5

V

(V)

Diameter (nm)

Classical@V

=50mV Classical@V

DS

=1.0V D.G.@V

DS

=50mV D.G.@V

DS

=1.0V

圖 2-10 奈米線元件在不同矽薄膜厚度與相同功函數之下(Same workfunction)，古典物 理模型與量子物理模型臨界電壓圖

5 6 7 8 9 10

10

10

10

10

10

10

10

10

10

I

(A/ μ m)

Diameter (nm)

Classical D.G.

圖 2-11 奈米線元件在不同矽薄膜厚度與相同功函數之下(Same workfunction)，古典物 理模型與量子物理模型漏電流圖

5 6 7 8 9 10 0

10 20 30 40

DI BL (mV/V)

Diameter (nm)

Classical D.G.

圖 2-12 奈米線元件在不同矽薄膜厚度與相同功函數之下(Same workfunction)，古典物 理模型與量子物理模型DEBL 影響圖

5 6 7 8 9 10

55 60 65 70 75 80

Classical D.G.

Diameter (nm)

S. S. (mV/decade)

圖 2-13 奈米線元件在不同矽薄膜厚度與相同功函數之下(Same workfunction)，古典物 理模型與量子物理模型次臨界斜率(S.S.)圖

0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 10

10

10

10

10

10

10

I

(A/ μ m)

V

(V)

V

@50mV V

@1.0V

圖 2-14 奈米線元件在多晶矽閘極矽薄膜厚度為 5nm，D.G.量子物理模型特性曲線圖

2 - 3 - 2. 不同半徑下的電子分佈比較

如前面章節所述，量子物理M.L.D.A.模型與 D.G.模型所預測之結果相近，在比較完 古典物理與量子物理的特性後，本章節將比較奈米線在通道內的電子分佈以 M.L.D.A.

量子物理模型與古典物理模型。如圖 1-3 所示奈米線場效應電晶體，我們在通道中心 Y 軸做切面，形成一圓型三維切面之通道電子分佈圖。我們引用之前章節所述之半徑靈敏 度在相同漏電考量的參數設定，如圖 2-15 與圖 2-16 古典物理模型在弱反轉區所示，奈 米線元件在通道中心Y 軸切線百分比，在矽薄膜厚度越厚時電子分佈越靠近通道中心，

通道中心電場受閘極控制越遠而減少。根據海恩-蕭克利實驗，電子在無施加電場下的 載子分佈圖會在中心[1]。由圖 1-3 延著 X 軸切線通道中心之能帶圖如圖 2-17 所示，而 學理可知空乏區會在濃度較小的區域，通道為無摻雜(Undoped)狀態且因實際通道長度 只有 18nm，造成電子累堆(accumulation)狀態，而非絕對弱反轉狀態(weak inversion)。

古典物理模型在奈米線元件切面電子分佈三維狀態如圖 2-20、圖 2-21 與圖 2-22。因 此，我們再看M.L.D.A.量子物理模型所造成的影響如圖 2-23 與圖 2-24。比較其古典物

理模型，矽薄膜厚度5 奈米之電子分佈百分比由 6℅增加至 15℅，而矽薄膜厚度 9 奈米 之電子分佈百分比由8℅增加至 13℅，在矽薄膜厚度 18 奈米之電子分佈百分比接近無變 化。從上述的結果得知，矽薄膜厚度越小時所受的量子效應越大在量子模型修正值也就 越多，使得電子往通道內集中。以上的結果，我們可以由圖 2-25、圖 2-26 與圖 2-27 三維電子分佈切面圖得到驗證，從圖 2-27 與圖 2-22 三維切面圖可發現兩者十分相似。

延續弱反轉區的特性研究，接續我們看強反轉區的特性(VDS=0V，VGS=1.0V)，由圖 2-28 與圖 2-29 古典物理模型所得到的結果顯示，大部分的電子分佈靠近通道表面，而 矽薄膜厚度大小則無影響奈米線元件的趨勢。由圖 2-30、圖 2-31 與圖 2-32 三維電子 分佈切面圖可以得到驗證電子在通道表面集中的情形。由圖 2-33 與圖 2-34M.L.D.A.量 子物理模型，理想的氧化層沒有電子存在。我們可以由模擬結果發現電子分佈因受量子 力學的影響，實際氧化層厚度會大於預設氧化層厚度，矽薄膜厚度越小時越明顯，而兩 種力學模型受電場影響卻無改變。由圖 2-35、圖 2-36 與圖 2-37 三維電子分佈切面圖 可以驗證圖 2-33。

-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0

5 10 15 20 25

percent age (%)

Diameter (normalize)

D=5nm D=9nm D=18nm

圖 2-15 奈米線元件在古典物理在相同漏電流(Same Ioff)，不同矽薄膜厚度通道切線電子 分佈百分比，偏壓狀態為(VDS=0V,VGS=0V)

-0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0

1x10

2x10

3x10

4x10

5x10

ElectricField (V/cm)

Diameter (normalize)

D=5nm D=9nm D=18nm

圖 2-16 奈米線元件在古典物理在相同漏電流(Same Ioff)，不同矽薄膜厚度通道切線電場 大小，偏壓狀態為(VDS=0V,VGS=0V)

-2.0 -1.5 -1.0 -0.5 0.0 0.5 1.0 1.5 2.0 -1.2

-1.0 -0.8 -0.6 -0.4 -0.2 0.0 0.2

ConductionBand (eV)

Distance (nm)

ConductionBand ValenceBand Fermi

圖 2-17 奈米線元件在古典物理相同漏電流(Same Ioff)，矽薄膜厚度為 5nm 之能帶圖，

偏壓狀態為(VDS=0V,VGS=0V)

-2.0 -1.5 -1.0 -0.5 0.0 0.5 1.0 1.5 2.0 -1.2

-1.0 -0.8 -0.6 -0.4 -0.2 0.0 0.2

ConductionBand (eV)

Distance (nm)

ConductionBand ValenceBand Fermi

圖 2-18 奈米線元件在古典物理相同漏電流(Same Ioff)，矽薄膜厚度為 5nm 之能帶圖，

偏壓狀態為(VDS=0V,VGS=100mV)

-2.0 -1.5 -1.0 -0.5 0.0 0.5 1.0 1.5 2.0 -1.2

-1.0 -0.8 -0.6 -0.4 -0.2 0.0 0.2

ConductionBand (eV)

Distance (nm)

ConductionBand ValenceBand Fermi

圖 2-19 奈米線元件在古典物理相同漏電流(Same Ioff)，矽薄膜厚度為 5nm 之能帶圖，

偏壓狀態為(VDS=0V,VGS=1000mV)

-2 -1

0 1

2 0

1x10¹⁶ 2x10¹⁶ 3x10¹⁶ 4x10¹⁶ 5x10¹⁶ 6x10¹⁶ 7x10¹⁶ 8x10¹⁶

-2 -1

0 1

2

-2 -1 0 1 2

-2 -1 0 1 2

X Direction (nm)

Z Direction (nm)

Ele ctro

n D istr

ibu tion

Z Direction (nm)

X Direction (nm) ⁰

1.000E16 2.000E16 3.000E16 4.000E16 5.000E16 6.000E16 7.000E16 8.000E16

圖 2-20 奈米線元件在古典物理在相同漏電流(Same Ioff)，矽薄膜厚度為 5nm 通道切面 電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=0V)

-4 -2

0 2

4 0

1x10¹⁵ 2x10¹⁵ 3x10¹⁵ 4x10¹⁵ 5x10¹⁵ 6x10¹⁵ 7x10¹⁵

-4 -2

0 2

4

-4 -2 0 2 4

-4 -2 0 2 4

X Direction (nm)

Z Direction (nm)

Ele ctr on Dis trib uti on

Z Direction (nm) X Direction (nm)

0 8.750E14 1.750E15 2.625E15 3.500E15 4.375E15 5.250E15 6.125E15 7.000E15

圖 2-21 奈米線元件在古典物理在相同漏電流(Same Ioff)，矽薄膜厚度為 9nm 通道切面 電子分佈三維圖，偏壓狀態為(VDS=0V,VGS=0V)