數位振盪器設計

-Coeffcient Data Reg

-Estimator

THD+N Data Reg

a12a21 Amp1

Amp2

Amp3

x[n]

0.5*sin( _int) 0.5*cos( int)

x_AC[n]

noise power Offset

Compensation

THD+N Data

Serial Multiplier

Coefficients

& Power estimator Coefficients

圖 3.2.2 第一版以 SME 演算法實現之內建自我測試電路

3.3 數位振盪器設計

如圖 3.3.1 為 Tuner 所提出的無損式數位積分振盪器[13]，同第二章第三節 圖 2.3.4，由兩個轉換方程式為 ₁

1

1 ⁻

−

− z

z 與 ₁

1 1

− z− 的積分器所構成，閉迴路中含有兩 個可變的迴路係數a₁₂、−a₂₁，決定整個振盪器的的輸出振盪頻率，暫存器 R1 與 R2 的初始值則影響振幅與相位。無損式數位積分振盪器如同圖 2.3.3 由放大器、

電容、電感組成的振盪器一般，a₁₂、−a₂₁兩個係數的些微誤差並不會影響振盪的 情況，只會稍稍影響振盪的頻率。

Z^-1

-a21

a12

Register 2

Register 1

R2[n+1]

⎪ ⎪

Resonation Freq. [fin/fs]

圖 3.3.2 迴路係數a₁₂a₂₁對應輸出振盪頻率

始值的關係式為：

Frequency [Hz]

Power Spectral Density [dBFS/bin]

Output spectrum Accumulative THD+N

圖 3.3.3 振盪器輸出 - 振幅 0.5 之 22kHz 餘弦波頻譜

雖然以 36 位元的寬度實現以上數位振盪器的架構可以符合測試準度要求，

但是其中的a₁₂、a₂₁係數需要兩個並列乘法器，以 36 位元寬度而言將會大幅增加 自我測試硬體的面積。而根據 Albert K. Lu 提出的無乘法器(multiplier-free) 架構[14]，如圖 3.3.4 粗線所示，將三角積分調變器插入到迴路當中以節省掉原 本 36 位元並列乘法器。根據第一章第四節：一個三角積分調變器把多位元的輸 入調變成低解析度的一位元 PDM 訊號，同時在過程中使用的一位元量化器會等效 於在輸出加入許多量化誤差。圖 3.3.4 告訴我們，由於調變器的 STF=1，因此振 盪器在幾乎保持原本正常運作狀態的情況下，能夠讓調變後的一位元輸出利用簡 單的 1x36 位元乘法器，也就是簡單的多工器與原本圖 3.3.1 的a₂₁係數相乘，而 在量化過程中產生的雜訊將會被塑形到訊號頻帶以外的地方。相對於a₂₁，a₁₂可 以被選擇為 2 的冪次方來簡化硬體需求，因此在此架構中完全不需要任何乘法器。

圖 3.3.4 將三角積分調變器移至迴路內的無乘法振盪器

Z^-1 1 1/4 -1/64

1/2 1/16

-1/16 -1/2 +1.234375

-1.234375

10² 10³ 10⁴ 10⁵ 10⁶

Frequency [Hz]

Power Spectral Density [dBFS/bin]

NTF Oscillator

Accumulative THD+N

圖 3.3.6 雜訊轉換方程式產生的雜訊塑形效果

1

z

之後其 SNDR 便會下降到 95dB 以下，低於我們在第一章所要求的目標 96dB，這將 會明顯的限制內建自我測試的應用頻寬。因此需要使用另一種振盪頻域較寬的數 位振盪器[15]，如下圖 3.3.7：

Z^-1 Register 2 Register 1

R2[n+1]

R1[n] R1[n+1]

R2[n]

際在應用時的可變增益 A 是以五個移位器與四個加法器來取代，在測試頻寬與硬 體面積取得平衡，如下圖 3.3.8：

adder

shifter1 shifter2 shifter3 shifter4 shifter5

IN OUT

Gain_Control

12

36 36

2

2

2

3

3

圖 3.3.8 以五個移位器與加法器實現可變增益 A

使用此種方法實現的可變增益 A，其中的每個位移器都有著 2 或 3 位元的增益控 制訊號，且每個位移器可位移的寬度皆經過設計以期在 1~24kHz 的頻帶間能產生 最多組也最趨近於目標測量頻率的a₁₂a₂₁。

下圖 3.3.9 為原本插入三角積分調變器與使用可變增益之後的數位振盪器輸 出比較圖，原先在訊號對雜訊斜坡失真比要求大於 96dB 的情況下約只能在 12kHz 以下的頻寬量測，但是使用了可變增益 A 之後讓振盪情形在 22kHz 的頻寬之內皆 能穩定。

1 5 10 15 20 22 70

80 90 100 110 120 130 140

Oscillation Frequency [kHz]

SNDR [dBFS]

without gain A with gain A 96dB

圖 3.3.9 使用可變增益增加測試頻寬比較圖

雖然以上方法有效的在硬體面積與測試頻寬之間取的平衡，但是如表 3-1 所 示，此種頻域較寬的振盪器比原本的無乘法振盪器面積大了一倍以上，並且根據 SME 的演算方法我們將會需要三組振盪器，加上輸出響應分析器與測試資料的傳 送與儲存模組總共使用了約 25k 個邏輯閘，其中一個振盪器便佔了總面積的四分 之ㄧ。因此相對於只需使用兩組訊號產生器便可以進

表 3 - 1 以較寬頻域振盪器實現之自我測試電路面積比較 Multiplier

-Free Oscillator

Wider -Frequency Oscillator

Output Response Snalyzer

Scan-In

&

Scan-Out

Total BIST System Gate

Count 3.05k 6.32k 4.14k 1.6k 25k

行量測的 CSWF 演算法而言，增加測試頻寬所帶來的硬體消耗來的更難以令人接

受，因此在下小節將提出能夠節省一組數位振盪器，同時在不損失測量精確度之

ADC Estimator

Offset Response

Response After Compensation

x[n]

Amplitude Compensation

Coefficient Serial