數位控制延遲電路的主要作用，是負責產生單位延遲時間的時脈給取樣並保持電 路。數位控制延遲電路之 TD 為 2.8ps，總延遲時間是至少要大於一個眼圖的寬度，一 個 UI ，也就是要大於 400ps。由發射端產生 250MHz 的時脈，提供給數位控制延遲電 路當輸入時脈。我們可藉由內部或外部控制，來改變數位控制延遲電路不同的延遲時 間，詳細的控制方式，將於第三章解說系統時，有詳細的說明。
為了符合低成本，我們傾向使用數位方式的方式來實現數位控制延遲電路，如此設 計將不會因為製程的改變，就得要重新設計一次電路的參數。數位控制延遲電路最典型 的架構就是採用串接式 (Cascade) 的電路架構，另一種是樹狀 (Tree Type) 多工器 (Multiplexer：MUX) ，兩個架構的主要差別是多工器的擺放方式，此兩個電路都會分為 粗調延遲元件 (Coarse Tune Delay Cell) 以及微調延遲元件 (Fine Tune Delay Cell) ，後
面我們將介紹不同的粗調延遲元件以及微調延遲元件。當延遲元件 (Delay cell) 串接並 產生延遲訊號時，要利用多工器把延遲訊號送出去，有三種常見的方式，第一種方式是 採用多對一的多工器，如圖 2.19，是使用溫度計碼 (Thermometer Code) 的控制方式，
缺點是輸出負載大，速度慢，在我們的設計並不適合；第二種方式是如圖 2.20，延遲元 件以一倍、兩倍、四倍的延遲時間並採用串接的方式，將二對一的多工器，安插進延遲 元件中，利用二進位碼 (Binary Code) 的控制，優點是多工器的使用數量較少，只需要
n 位元的多工器，不過卻有嚴重的解析度變異 (Resolution Variation) 的問題；最後一種 方式，如圖 2.21，每個延遲元件之延遲時間皆相同，採用串接的方式，也是使用二對一
的多工器，以樹狀的擺放方式，需要2 - 1n 個多工器，也是利用二進位字碼 (Binary Code) 的控制方式，優點是每個多工器路徑長度都相同，而且比串接的路徑短很多。
∆t ∆t
…
∆t…
VIN
VOUT
∆t ∆t
…
∆t…
VIN
VOUT
∆t ∆t
…
∆t…
VIN
VOUT
圖 2.19 樹狀多工器之示意圖(多對一) C1
2x∆t C0
∆t
…
CN 2Nx∆t
VOUT VIN
C1 2x∆t
C0
∆t
…
CN 2Nx∆t
VOUT VIN
C1 2x∆t
C0
∆t
…
CN 2Nx∆t
VOUT VIN
圖 2.20 串接式多工器之示意圖(二對一)
…
∆t ∆t ∆t
…
C0
C1 VIN
VOUT
…
∆t ∆t ∆t
…
C0
C1 VIN
VOUT
…
∆t ∆t ∆t
…
C0
C1 C0
C1 VIN
VOUT
圖 2.21 樹狀多工器之示意圖(二對一)
我們針對第二種樹狀式及第三種串接式來討論解析度變異的問題，理論上，這兩種
方式差別只是選取方式與速度，但事實上，不同的選取方式，等效 TD 也會改變。主 要原因是多工器輸入兩端，在開啟以及關閉時，所看到負載並不相同的緣故，以下將對 兩種架構，討論解析度變異的問題。
先看樹狀式的架構，圖 2.22是樹狀多工器所造成解析度變異之示意圖，如果給二進 位碼的控制訊號001，則輸出會從左邊第一個節點 (Node) 被選出來，經過T1的延遲時 間；給二進位碼的控制訊號010 ，輸出會從第二個節點出來，第一個節點的多工器是左 開右關閉的，節點一所看到的負載會較低，所以會經過一個比較小的延遲時間 T1B ， 才再經過一個 T1 的延遲時間；給二進位碼的控制訊號011，輸出會從第三個節點被選 出來，第一個節點是導通的，所以延遲時間是 T1 ，第二個節點多工器為左關閉右開啟，
延遲時間為 T1B ，第三個節點又是 T1 ；經由上述可觀察出，理想上，單位延遲時間 會是一樣，像一條水平線，但事實上，可以看到結果，多工器開啟的一端，負載大，關 閉之一端，負載較小，因而造成單位延遲時間有上上下下跳動的情形。
Code TD
T1 T1B
001
001 T1
010
010 T1b T1
011
011 T1 T1b T1
VIN
VIN
VIN
…
…
…
Code TD
T1 T1B
Code TD
T1 T1B
001
001 T1
010
010 T1b T1
011
011 T1 T1b T1
VIN
VIN
VIN
…
…
…
001
001 T1
010
010 T1b T1
011
011 T1 T1b T1
VIN
VIN
VIN
…
…
…
…
…
…
圖 2.22 樹狀多工器所造成解析度變異之示意圖
理想上，串接式架構的延遲時間是以倍數成長，如圖 2.23所示，第一級的延遲時間
如果是 T1 ，第二級就是兩倍 T1 ，由此類推。但實際上，不會剛好等於兩倍延遲時間，
由於製程變異 (Process Variation) 或是佈局技巧，將導致延遲元件不相等之誤差。以三 位元來說，我們假設此誤差時間，因不同級而有不同的延遲誤差，第一級誤差為減少
∆t1 ，第二級誤差為減少 ∆t2 ，當控制碼給000時，延遲時間幾乎為零， 控制碼給001 時，延遲時間為 T1 ， 控制碼給010時，延遲時間為 2T1-∆t1 ，控制碼給011時，延
遲時間 3T1-∆t1 ，以此類推。比較兩級之間，在不同控制碼之延遲時間大小的誤差，
依序分別為 T1、T1-∆t1、T1、… ，我們把結果畫成圖型，即可清楚見到，二進位碼的 控制，會剛好以中間碼為誤差最大的地方，兩邊是對稱性的圖形分布。串接式架構的扇
出數 (Fan-Out) 較樹狀式架構小，而 TD 也會比樹狀式小。 010010 011 011 100100 101101 110 110 111111
→→ 00
T1 2T1-∆t1 4T1-∆t2
VIN VOUT 010010 011 011 100100 101101 110 110 111111
→→ 00 010010 011 011 100100 101101 110 110 111111
→→ 00
T1 2T1-∆t1 4T1-∆t2
VIN VOUT
T1 2T1-∆t1 4T1-∆t2
VIN VOUT
圖 2.23 串接式多工器所造成解析度變異之示意圖
關於粗調延遲元件，我們使用三種延遲元件，第一種是最單純的一顆反相器
(Inverter) ，第二種是兩級串接的反相器，最後一種是防止製程漂移的可調式反相器
(Adjustable Inverter) ，這三種延遲元件，搭配前面所介紹的兩種多工器架構，串接式與
樹狀式架構，產生出六種變化。以下，將對此六種變化做分析。
1. 單一級反相器
每一個延遲元件 ∆t ，皆為單一級反相器，輸出相位有正有負，所以單一級反 相器的單位延遲時間變化量 (Unit Delay Time Variation： ∆TD) ，最差的情況
是 Μax T.
(
Dn −TD)
。所謂 ∆T 是D T 減去平均之D T ，取絕對值後，最大之D 值即為 ∆T 。D樹狀式架構
樹狀式架構搭配單一級反相器的延遲元件。在 Typical-Typical Case 中，
TD 的平均值約為22.3ps， TD total, 為334.1ps，還有 ∆TD 是5ps。
15 21 27
0 5 10 15
15 21 27
0 5 10 15
圖 2.24 樹狀多工器之單位延遲時間圖(單一級反相器)
造成 TD 上下跳動，主要有三個原因。第一個原因是前面解釋過的解析 度變異的問題，這是樹狀架構負載不同的關係；其次是單一級反相器的輸 出透過多工器選取，輸出相位有正有負，解決方式就是在最後一級多工器 之後，接上一般常用於可產生互補式時脈的電路，稱單級轉差動轉換器 (Single-Ended to Differential Converter：S2D) ，如圖 2.25，也可最後可再 接上多工器，即可自行選擇需要的相位。不過，加上單級轉差動轉換器，
萬一製程變異，讓傳輸閘 (Transmission Gate：TG) 和反相器兩個路徑不
協調 (Mismatch) ，則會讓 TD 上下跳動的問題更加嚴重；最後一個原因
是單級反相器所造成的週期性比例失真 (Duty Cycle Distortion：DCD)，即 是反相器的上升與下降時間不同所造成的。
∆t
S2D
…
∆t ∆t
…
VIN
VOUT
VOUT
VOUTB VIN
∆t
S2D
…
∆t ∆t
…
VIN
VOUT
VOUT
VOUTB VIN
VOUT
VOUTB VIN
圖 2.25 樹狀多工器及單級轉差動轉換器之架構圖
串接式架構
接下來是串接式架構搭配單一級反相器的延遲元件，如圖 2.26，在 TYPICAL-TYPICAL Case中， TD 的平均值約為15.5ps， TD total, 為
232.1ps，還有 ∆TD 是5.5ps。單一級反相器所造成的 TD 上下跳動(有
可能是紅線實線或藍線虛線)，加上串接架構所造成解析度變異的問題，
兩結果相加成的結果，造成 TD 的上下跳動。圖 2.27是串接式多工器之 單位延遲時間圖(單一級反相器)， TD 的平均值約為15.5ps。
T1 T1b
T1 T1- ∆t1 T1+ ∆t1- ∆t2
Code TD
T1 T1b
SiSingle inverterngle inverter
Cascade Cascade
Code TD
Code
TD
+
=
T1 T1b
T1 T1- ∆t1 T1+ ∆t1- ∆t2
Code TD
T1 T1b
SiSingle inverterngle inverter
Cascade Cascade
Code TD
Code
TD
+
=
T1 T1b
T1 T1- ∆t1 T1+ ∆t1- ∆t2
Code TD
T1 T1b
SiSingle inverterngle inverter
Cascade Cascade
Code TD
Code
TD
+
=
圖 2.26 串接式多工器所造成解析度變異之示意圖
8 15 22
0 5 10 15
8 15 22
0 5 10 15
圖 2.27 串接式多工器之單位延遲時間圖(單一級反相器)
2. 二級串接反相器
延遲元件如果只有單一反相器，會有週期性比例失真的問題，因此，我們將延 遲元件替換成兩顆反相器串接，缺點是單位延遲時間將變為兩倍。樹狀式架構
圖 2.28是樹狀式架構搭配二級串接反相器的延遲元件，在 Typical-Typical Case
中， TD 的平均值約為37.7ps， TD total, 為565.9ps，還有 ∆TD 是1.07ps。
37 38 39
0 5 10 15
37 38 39
0 5 10 15
圖 2.28 樹狀多工器之單位延遲時間圖(二級串接反相器)
串接式架構
圖 2.29是串接式架構搭配二級串接反相器之單位延遲時間圖，在
Typical-Typical Case中， TD 的平均值約為31.8ps， TD total, 為477.1ps， 還有 ∆TD 是3.7ps。
27 31 35
0 5 10 15
27 31 35
0 5 10 15
圖 2.29 串接式多工器之單位延遲時間圖(二級串接反相器)
3. 可調式反相器
在 90nm 製程中，單一級反相器在 Typical-Typical Case 及扇出數為三的情況 下，單位延遲時間為23ps， Slow-Slow Case 的情況為29ps，製程漂移的結果 造成誤差超過30%。為了讓數位控制延遲電路能夠對抗不同的製程變異，因 此，在反相器電源與接地之間，插入可調的控制元件，進而去調整單一級的單
位延遲時間，常見的方式，就是使用三態緩衝器 (Tri-State Buffer) ，控制上下 排的電晶體開關，調整阻抗-電容的單位延遲時間，如圖 2.30所示。圖 2.31可 以見到，使用三態緩衝器，在 Typical-Typical Case 的狀況下，單位延遲時間
可從13.1ps變化到19ps，依據晶片成品，來調整我們所需要的單位延遲時間。
Adjust 4bits Adjust 4bits
C0B
C0
C1B
C1
C2B
C2
C3B
C3 VOUT VIN
Adjust 4bits Adjust 4bits
C0B
C0
C1B
C1
C2B
C2
C3B
C3 VOUT VIN
Adjust 4bits Adjust 4bits
C0B
C0
C1B
C1
C2B
C2
C3B
C3 VOUT VIN
C0B
C0
C1B
C1
C2B
C2
C3B
C3 VOUT VIN
圖 2.30 可調式反相器之電路圖
10 15 20 25
0 5 10 15
SS TT FF
10 15 20 25
0 5 10 15
SS TT FF
圖 2.31 可調式反相器之單位延遲時間圖
樹狀式架構
圖 2.32是樹狀式架構搭配單一級反相器之單位延遲時間圖，在
Typical-Typical Case中， TD 的平均值約為36.4ps， TD total, 為546.2ps， 還有 ∆TD 是0.99ps。
35 37 38
0 5 10 15
35 37 38
0 5 10 15
圖 2.32 樹狀多工器之單位延遲時間圖(可調式反相器)
串接式架構
圖 2.33是串接式架構搭配單一級反相器之單位延遲時間圖，在
Typical-Typical Case 中， TD 的平均值約為28.2ps， TD total, 為423.3ps， 還有 ∆TD 是18.88ps。
20 35 50
0 5 10 15
20 35 50
0 5 10 15
圖 2.33 串接式多工器之單位延遲時間圖(可調式反相器)
總合上述延遲元件，我們將其列成表格。表 2.2是數位控制延遲電路粗調架構之比 較表，可調式反相器採用手動調整控制電路，將造成產品不夠自動化，如果增加控制電 路，不但功能複雜，硬體也更為巨大。兩顆反相器串接的缺點是延遲時間變為兩倍的反
相器延遲時間。為了避免串接架構所造成的抖動，以及二進制之控制碼，讓延遲時間在 中間之控制碼，得到最大的單位延遲時間變化量，所以粗調延遲元件採用樹狀式架構，
不但單位延遲時間變化量是最小的，面積又是可接受的範圍，因此，我們選擇二級串接 反相器搭配樹狀式架構。粗調延遲元件的一個延遲時間為37.1ps。
表 2.2 數位控制延遲電路粗調架構之比較表
Type
∆
∆∆
∆t
Resolution TD
Variation
∆
∆
∆
∆TD
Range TD,total
Hardware
Tree + 1X Inv 22.3p 5.07p 334.1p 255 Inv
Cascade + 1X Inv 15.5p 5.47p 232.1p 66 Inv
Tree + 2X Inv 37.7p 1.07p 565.9p 128 Inv
Cascade + 2X Inv 31.8p 3.71p 477.1p 58 Inv
Tree + Inv &Adj-Inv 36.4p 0.99p 546.2p 485 Inv Cascade + Inv &Adj-Inv 28.2p 18.88p 423.3p 373 Inv
最理想的狀況，就是不分粗調延遲元件與微調延遲元件，這樣，數位控制延遲電路 的總延遲時間將是線性的直線，這是攸關效能與成本的取捨，因此，我們選擇和數位/ 類比訊號轉換器一樣，將數位控制延遲電路分為兩個區塊，粗調延遲元件以及微調延遲 元件。
在此篇論文中，只要能產生小於一個單位延遲時間的延遲元件，稱為微調延遲元
在此篇論文中，只要能產生小於一個單位延遲時間的延遲元件，稱為微調延遲元