目的
觀察輸入訊號與實際輸出眼圖是否相符。
輸入設定
RSI 高電壓準位 CKI 250MHz VIP 2.5Gbps VIN 2.5Gbps Ctrl[3] 高電壓準位 Ctrl[2] 高電壓準位 Ctrl[1] 高電壓準位 Ctrl[0] 高電壓準位
ET 高電壓準位 / 高電壓準位 ETI 依需求設定 / 不需設定 EVI 依需求設定 / 不需設定 VR 400mV
觀察輸出
1. 掃描鏈的輸出腳位 X0 2. 掃描鏈的輸出腳位 Y0 3. 掃描鏈的輸出腳位 N[0：2]
測試設備
Agilent N4901B、Agilent 86100B、Agilent 16702B、
KEITHLEY 2000、GW PPT-1830
第5章
結論
此篇論文中，我們根據外部設備互聯總線第二代基本規格要求，設計在發射端後 面，放上高速序列傳輸之內建自我測試電路設計，藉此達到量產測試之目的。
使用 UMC 90nm 1P9M Logic / Mixed Mode Low-K SP-RVT Process 來實現電路，眼 圖之抖動解析度為 2.8ps，眼圖之振幅解析度為 4.68mV，眼圖之振幅量測範圍為 0~1.2V，
核心電路的面積為 270µm2 X 171µm2，晶片面積不含切割道 (Scribe Line) 但包含銲墊的 面積為 1215µm2 X1286µm2。完整量完整個眼圖，且每點取樣 106次，則總量測時間為 655G 位元時間，不過一般發射端的量產測試，只需要確認眼圖有無張開，只需要固定 的給一組數位/類比訊號轉換器的控制碼，所以並不一定需要耗費 655G 位元時間。
表 5.1 系統規格表
Specification Value Unit
Data rate 2.5G bps
Technology UMC 90nm 1P9M Logic / Mixed Mode Low-K SP-RVT
Supply Voltage 1.0 / 2.5 V
Power Consumption 8.8 mW
Metal Layer 7 Layer
Core Area 171.20X269.66 µm2
Chip Area (W/o scribe line) 1215.78 X1286.74 µm2
Jitter resolution 2.8 ps
Amplitude resolution 4.68 mV
Amplitude range ± 600m V
Input Common Mode Voltage 0 ~ 1.0 V
Measurement time 655G bit time
未加上輸入緩衝器 (Input Buffer) 的內建自我測試電路，對於傳輸端的影響，是由 取樣並保持電路所主導，當取樣並保持電路內部開關電阻之開與關中，可等效成兩種不 同的模型，當開關打開時，約等效為 15 歐姆的阻抗，以及 800fF 的電容；當開關關閉 時，約等效為 200fF 的電容。當取樣並保持電路內部開關電阻為關閉時，以傳輸端的輸 出 2.5Gbps 的操作速度而言，時間常數需控制在 125ps(3.3τ<800p)，輸出阻抗 50 歐姆，
可容許之最大電容為 2.5pF，本內建自我測試電路站可容許之最大電容 8%，因此，視為 不可乎略之容值。我們將傳輸端後方，放上本內建自我測試電路，並模擬本電路對於傳 輸端之影響，如圖 5.1。
200m 0
-200m
800p 600p
200p 400p 0
200m 0
-200m
200m 0
-200m
800p 600p
200p 400p 0
200m 0
-200m
200m 0
-200m
800p 800p 600p
600p 400p
200p 400p 0 200p
200m 0
-200m
圖 5.1 傳輸端後方未加入/加入內建自我測試電路設計之波形
本內建自我測試電路置放於發射端的後端，要以不影響待測試元件的輸出為主，先 前有考量加入輸入緩衝器，若加入額外之輸入緩衝器，則可降低內建自我測試電路對傳 輸端的影響。不過，輸入緩衝器在溫度以及供應電壓的偏移狀態下，仍需要高頻寬 (>2.5GHz)、低輸入電容(<25fF)、低增益誤差(<1%)，以及較寬操作準位，輸入共模電壓 0~600mV 與輸入差模電壓 0~1V 的特性，對製程的頻寬要求遠大於在高速序列傳輸之內 建自我測試電路設計內部的任何一個區塊電路，理論上應為高功率，和需要搭配被動電 容電感來增加頻寬，如利用界面三極體製程實現，預期面積將大幅增加，也將降低此內 建自我測試電路運用於產品之競爭性。在成本考量下，可同高速序列傳輸之內建自我測 試電路設計一樣使用 90nm 製程，不過為降低輸入負載，元件尺寸也不小，所需佈局的 面積仍然不可小去。考量對於輸入緩衝器的高性能需求，目前替代方案為選購適當之輸 入緩衝器，選擇性的焊接至印刷電路板上，高速序列傳輸之內建自我測試電路設計的實
現，是以先能達成運作為基礎，未來能考慮是否加入輸入緩衝器，以達到更為精準的測 量結果。
目前為了方便灌入不同之測試波型 (Test Pattern) ，採用晶片外 (Off-Chip) 之量測 方式，此晶片預計 2008 年 9 月 21 日下線，未來晶片之功能驗證順利，及可考慮接收端 與內建自我測試電路，一同設計置入晶片內 (On-Chip) 。