整個系統的運作方式，分為兩種操作模式，一個為區塊電路測試模式，另一個為眼 圖張開測試模式。不管哪個模式，都要先設定控制電路的控制方式。圖 3.1為系統流程 圖 (System Flow Chart) 。首先，同時選擇數位/類比訊號轉換器以及數位控制延遲電路 的控制方式，可選擇自動控制測試模式或是手動控制測試模式，如果設定 ET 腳位歸 零，即是自動控制測試模式，如果設定 ET 為一，就是選擇手動控制測試模式，由儀器 外部灌入輸入控制碼，外部控制有兩個外灌的輸入，一個是數位控制延遲電路的控制端 輸入 ETI ，另一個是數位/類比訊號轉換器的控制端輸入腳位 EVI 。接下來是給系統
Start
FSM over flow?
N
Y End
Counter data out DAC FSM++
Counter Reset Count Period++
Up count RSI=1
RSI=0 Status=1 System Setup
Ctrl[0:3]
Counter data out DAC FSM++
Counter Reset Count Period++
Up count RSI=1
RSI=0 Status=1 System Setup
Ctrl[0:3]
0,0,n0 0,254,n254 0,255,n255 254,0,n254 255,1,n0 255,254,n254 1 n0 0
0,0,n0 0,254,n254 0,255,n255 254,0,n254 255,1,n0 255,254,n254 1 n0 0
0,0,n0 0,254,n254 0,255,n255 254,0,n254 255,1,n0 255,254,n254 1 n0 0
0 0 1 n1 0 1 n2550 1 n0 1 n0 0 1 n1 0 1 n255
0 1 255
0 1 255 0 0 1 255
0,0,n0 0,254,n254 0,255,n255 254,0,n254 255,1,n0 255,254,n254 1 n0 0
器所計數的錯誤量， rs_cnt 是計數器的重置訊號，最後 Out 是掃描鏈的輸出，分別為 X0、Y0、N[0：2] 腳位。
為了降低電路模擬的時間，另外加入四個輸入控制位元 CTRL[0：4] 腳位。將有單 一個八位元的限狀態機，設計為由兩個四位元有限狀態機組成，多加上一個多工器做控 制選擇，如此，及可選性的增加或降低模擬速度。 CTRL[1：0] 腳位是控制除頻器的輸 入控制位元，如果分別為 00 是選擇除以2 ；如果為 10 是選擇除以5 2 ；如果為 01 是選10
擇除以215；如果為 11 是選擇除以220。 CTRL[2] 腳位是控制數位/類比訊號轉換器的 輸入控制位元，如果為零，是選擇八位元； 如果為一，是選擇四位元。 CTRL[3] 腳位 是控制數位控制延遲電路的輸入控制位元，如果為零，是選擇八位元； 如果為一，是 選擇四位元。如此，將可大大降低，電路所模擬的時間。圖 3.2系統時序之示意圖，即 是 CTRL[1：0] 腳位選擇11， CTRL[2] 腳位歸零， CTRL[3] 腳位歸零，此為模擬時 間最長的設定，資料傳輸率為 400ps，總量測時間需要 655G 位元時間，即可完整分析 出整個眼圖的情況。
圖 3.3是 內建自我測試電路之區塊圖。主要分為五大區塊，取樣並保持電路、數位 /類比訊號轉換器、數位控制延遲電路、比較器、計數器，取以及一些數位控制電路…等 等。整個系統分為四種操作模式，如表 3.1我們將此四種操作模式，列成表格。其中兩 種，區塊電路測試模式與眼圖張開測試模式，此兩種模式可以同時存在，兩種模式的差 別只是為方便解說，還有觀察的輸出腳位不同而稱之。
首先是區塊電路測試模式，這是為觀察區塊電路能否正常工作的模式。 ET 腳位為 高電壓準位，先觀察數位控制延遲電路的輸出腳位 DCDL_BUFO 之延遲時間，是不是
t1
C ounter DCDL FSM
DAC FSM Cv [0:7] DCDL_BUFO 8
DAC_BUFO
VCC10A VCC10D GND10D
∆t1
DAC FSM CVA[0:7]
VCC25A GND10A
up s Scan Y0 Cain
Scan X0 Chain
C ounter DCDL FSM
DAC FSM Cv [0:7] DCDL_BUFO 8
DAC_BUFO
VCC10A VCC10D GND10D
∆t1
DAC FSM CVA[0:7]
VCC25A GND10A
up s Scan Y0 Cain
Scan X0 Chain
表 3.1 四種測試模式之設定表 Input
Setting Test Mode
ET VIP/VI N
Output Measurement
CK (MHz)
VR (mV)
Control RSI
Eye
Diagram 0/1 2.5Gbps
X0、Y0、
N[0：2]、CK0、
D_EDGE
Block
Circuit 0/1 -
DAC_BUFO、
DAC_BUFOB、
DCDL_BUFO
Auto
Control 0
Manual Control 1
By
Eye Diagram Test Mode or
Block Circuit Test Mode
250 400
CTRL[1，0]
00：Divided by 25 01：Divided by 210 10：Divided by 215 11：Divided by 220
CTRL[2]
0：DAC 8 Bits 1：DAC 4 Bits
CTRL[3]
0：DCDL 8 Bits 1：DCDL 4 Bits
Logic
"High"
選定 ET 腳位的準位，數位電路經過重置 (RSI 腳位等於高電壓準位)後，會開始做 區塊電路測試模式，或是眼圖張開測試模式，端視觀察哪一個輸出腳位。當電路開始運 作，根本無法得知電路已經計數到哪裡，或運作結束了沒?所以我們利用 STATUS 腳位 來判斷，當 RSI 腳位為一時，除了送訊號給數位電路作重置，同時送 CK3 訊號，將 STATUS 腳位設為一， STATUS 腳位之功能就如同機台運作時，電源啟動的顯示燈一
樣，在自動控制模式時， CK3 的訊號一送過來，將 STATUS 腳位為一，等同告訴邏輯
分析儀，資料起始之起點 (0，0) ；當數位控制延遲電路發生異位， CTA[7] 為一時，
將 STATUS 腳位歸零，等同告知邏輯分析儀，資料起始之終點座標 (256，256) 。手動 控制模式因為速度太快，所以並不需要使用 STATUS 腳位。其中，為了方便資料判讀，
多增加兩個輸出腳位 CK0 和 D_EDGE ， CK0 腳位是為了搭配所有輸出資料，做重新 計時 (Re-Time)， D_EDGE 腳位是每一筆掃描鏈輸出資料之頭部訊號，也就是每一筆 資料的起點，關於 D_EDGE 腳位，詳情請見圖 2.58 計數器與掃描鏈之時序圖。