4-1 電容量測與分析

本章節連接上一章的實驗所提到的，我們利用鎳金屬奈米晶體的形成條件，製作 出電容，由於構造相對簡單，因此可以驗證一些理論並且可以排除在多道黃光微影製 程後產生人為或機器的誤差，以下是對於電容各項條件的實驗分析。

4-1-1 電容能帶設計

在 2-1 文獻回顧的時候提到含有奈米晶體的元件皆是透過能帶設計讓奈米晶體發 揮電荷捕捉中心(Charge center)的功用。由於電容(Capacitor)是記憶體元件的前驅物，

因此我們利用電容的結構，簡單的來介紹我們得電容能帶的結構，以及讀寫時的能帶 變化示意圖。而本實驗的電容構造以及製作在 3-2 節的電容實驗流程中已經提過了，

依據每個材料不同特性設計出電容能帶示意圖，從本實驗採用的 High-k 材料 Al₂O₃ 能隙(Bandgap)為 6 eV；Si3N4的能隙為 4.7 eV；SiO2的能隙為 9 eV；Al 電極的功函 數則為 4.2 eV，而本研究的主軸鎳金屬奈米晶體功函數約 5.15 eV，當電容在尚未加 電壓處於平衡狀態下的能帶圖，此時可以看到 Ni-NCs 所提供的深位能井，如圖 4-1。

圖 4-1 電容在上未加偏壓於平衡狀態下的能帶示意圖

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在前文 2-2-1 節所提到的利用 F-N tunneling 操作機制來彎曲能帶進行電子儲存在

Ni-NCs 裡面的寫入(Program)或是進行電子的抹除(Erase)；當施加一負偏壓時，電子 由鋁電極穿隧通過氧化鋁/氮化矽(ATB 結構)的上氧化層注入到 Ni-NCs 電荷捕捉中心 (Trapping centers)。利用 F-N tunneling 機制來彎曲能帶進行電子儲存在 Ni-NCs 裡面 的寫入(Program)或是進行電子的抹除(Erase)，其原理為利用電荷的進出電荷捕捉層改 變元件臨界電壓造成飄移，因而可有記憶―0‖或是―1‖兩種狀態的記憶體功能，因而達 到記憶體寫入與抹除(P/E)的目的。當電子儲存在鎳奈米晶體(Ni-NCs)的時候會造成位 能井的變化，此時如果電壓操作在出現 F-N tunneling 之下的時候，電子不會受到電 壓的影響而改變它所在的能階，我們稱此時量到的電壓值為 Read 的狀態。而圖 4-2 為 P/E 操作狀態能帶示意圖。

圖 4-2 電容能帶 P/E 操作狀態示意圖

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4-1-2 C-V 曲線比較

鎳金屬奈米晶體的電容成品的俯視圖，如圖 4-3，可以看到，由左到右的差別為 電極大小的不同從右邊的 50×50 μm²到右二為實驗主要量測的 100×100 μm²及左二的 200×200 μm²和最左邊所顯現的 300×300 μm²。平帶電壓公式如下：

^ox

ss ms

FB C

- Q

V 



1) -(4

其中Q_ss是等效的固定氧化物電荷，而_ms則是金屬-半導體的功函數差。當一個奈米

記憶體電容做出來之後，_ms和C 已經是個固定值，因此當 Q_ox SS 改變時會產生 VFB

的位移。C-V 曲線會隨著氧化物電荷的參數變化而顯現平行的移動，然而 C-V 曲線 會保持與理想特性相同的形狀。由本實驗量測的結果如下圖 4-4、圖 4-5，我們以兩 種不同上氧化層結構厚度及沒嵌入 Ni-NCs 的電容作為對照組，由此實驗結果可推測 我們的鎳奈米晶體(Ni-NCs)在電荷捕捉時主要為捕捉電子。而對照組可證明本論文中 的鎳奈米晶體(Ni-NCs)能有效的儲存電荷，從圖 4-4、圖 4-5 的兩種不同厚度差異來 看分別經過 ±10V 及±13 V 之間的掃描(Sweep)，可發現鎳奈米晶體(Ni-NCs)可以大約 開 4.2 V 的 Memory window，即△ VFB ≒4.2 V。

兩種結構厚度的差異，由於改變了上層氧化層的能帶間隙，以及主要影響穿隧的 厚度來自於第一層厚度所決定，能障的變小變短使得電子與電洞移動更為容易，操作 速度提升，還有加上第二章有論文解釋到 Si3N4跟金屬產生異質接面會幫助捕抓電荷，

雖然沉積的 Si₃N₄非常的薄，這都是可能的原因。後續也分別再量測 ±9 V、±11 V 及

±12 V、±14 V 作了些比較，同時也表示±9 V 及±12 V 掃描下對於之後量測其他特性 的干擾是較小的，如圖 4-4、4-5。

本小節也測詴了不同的電壓掃描所帶來的變化，可以明顯的看出當我們掃描的電 壓越大時，會使電荷儲存在 Ni-NCs 的量越多，造成 Memory Window 越大(ΔV_TH↑)，

也可以看到電容對於負偏壓的反應比較明顯，也說明了 Ni-NCs 對於電子比較敏感。

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圖 4-3 電容成品的俯視圖(OM)

圖 4-4 不同偏壓對於 Ni-NCs 與 without Ni-NCs 的 C-V 圖對照組

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圖 4-5 不同偏壓對於 Ni-NCs 與 without Ni-NCs 的 C-V 圖對照組

4-1-3 臨界電壓的偏移比較 (Threshold voltage shift)

隨著閘極電壓逐漸加大，會使得電荷儲存在 Ni-NCs 的量越多，所以 Memory Window 越大(ΔVTH↑)，如圖 4-6、4-7 可以看出來，給予不同的閘極電壓，對於不同 厚度結構的電容，所產生的臨界電壓偏移就有明顯差異，從 9 V 以後非對稱結構的臨 界電壓偏移比較，發現上氧化層為 5.5 nm 厚比起 10 nm 厚的結構來的大許多，可以 從這裡比較出操作速度的差異。

圖 4-8、4-9 為在室溫時，對於不同厚度結構的電容施加 Stress 電壓 10 V 和 13V 在不同的持續時間，盡可能用最小的掃動(Sweep)電壓範圍作為量測臨界電壓的位置，

由於脈衝的持續時間受限於機台，所以無法量測到更準確位置，從兩種結構厚度的差 異 V_TH對 Stress time 的 P/E 效率結果來看，固定閘極電壓，隨著 Stress time 的增加，

可以看出上氧化層 Al2O3 5.5 nm 厚的結構比起 10 nm 厚的結構臨界電壓的飄移來的大 ((ΔV_TH↑)。從圖 4-8、4-9 所示，在持續時間 9 s 臨界飄移電壓位置分別約在 6 V 及 4.7 V，這段時間電子寫入的偏移較大，卻不是脈衝持續時間 6 s 與 7 s 這段臨界電壓的偏

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移最大，所以上氧化層 Al2O3 5.5 nm 電子與電洞在非對稱結構的穿隧機率高於在 10 nm 厚的結構，儲存電荷量到飽和的時間也遠比 10 nm 厚的結構電容元件來的更短暫 更快速，也意味著非對稱結構的電容元件運作時間短，操作速度快。

圖 4-6 V_TH對 V_G 的 P/E 效率量測(Top oxide layer Al₂O₃厚度為 5.5 nm)

圖 4-7 VTH對 VG 的 P/E 效率量測(Top oxide layer Al2O3厚度為 10 nm)

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圖 4-8 VTH對 Stress time 的 P/E 效率量測(Top oxide layer Al2O3厚度為 5.5 nm)

圖 4-9 VTH對 Stress time 的 P/E 效率量測(Top oxide layer Al2O3厚度為 10 nm)

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4-1-4 儲存電荷比較

根據圖 4-4、圖 4-5 可以推論並計算一個鎳奈米晶體(Ni-NCs)所帶的電荷，此時利 用下列的公式來算出我們電容每平方公分所帶的電荷總量在利用，從 FIB SEM 所擷 取的圖片中所估計到的奈米晶體密度即可得到每一個 Ni-NCs 捕捉電荷能力。

電極面積 100×100 μm² 奈米晶體密度為 5×10¹¹ cm^-2

經過不同的ΔVFB，可計算出每顆 Ni-NCs 儲存之電子電洞數量。

從每顆 Ni-NCs 的儲存電荷來看，在低操作電壓掃動(Sweep)的時候，非對稱結構上氧 化層 Al₂O₃ 5.5 nm 厚的每顆鎳奈米晶體儲存電荷是明顯比 10 nm 厚的結構多出幾個電 子或電洞，這可能是結構影響了穿隧機率，使得電子或電洞容易儲存到 Ni-NCs。

表 4-1、電荷儲存量比較。

Al₂O₃ thickness

5.5 nm

Al₂O₃ thickness

10 nm Gate Area (μm²) 100² 100² Stored Charge density (C/ cm^-2) ~ 1.7×10¹² ~ 1.2×10¹²

△ V_FB (@- /+9V) 3 0.8

△ VFB (@- /+10V) 4.3 1.2

△ VFB (@- /+11V) 5 1.8

△ VFB (@- /+12V) 5.2 3

△ VFB (@- /+13V) 5.2 4.3

Each Ni-NCs stored electrons or holes (@- /+9V) 10 2 Each Ni-NCs stored electrons or holes (@- /+10V) 15 3 Each Ni-NCs stored electrons or holes (@- /+11V) 17 4 Each Ni-NCs stored electrons or holes (@- /+12V) 18 7 Each Ni-NCs stored electrons or holes (@- /+13V) 18 10

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4-1-5 資料保存度(Data Retention)比較

電荷保存能力一直是記憶體元件應用上最重要的參考能力之一，因為非揮發性記 憶體的基本要求，及是所寫入的資料要必頇能夠長時間保存，也就是我們將電荷困在 Ni-NCs 中來維持△ VTH的值，維持邏輯上―1‖和―0‖的判讀能力。

量測的步驟如下:

(1).首先找出 C-V 曲線的沒有開 Memory Window 的電壓(-5 V~+3 V)與(-8 V~+8 V)非 對稱結構電容確認其狀態不會造成大福電荷的移動。

(2).負方向給一稍大的電壓 Stress 一次(-10 V, 9 sec)與(-13 V, 9 sec)。

(3).縮小範圍掃 C-V 曲線(-5 V~+3 V)與(-8 V~+8 V) 非對稱結構電容確認有△ Vth。

(4).縮小電壓範圍掃其 C-V 曲線(-5 V~+3 V)與(-8 V~+8 V)非對稱結構電容。

(5).記錄電容值，每隔一段時間區間重複步驟 4。

(6).正方向一稍大的電壓再次 Stress(+10 V, 9 sec)與(+13 V, 9 sec)。

(7).縮小範圍掃 C-V 曲線(+5 V~-3 V)與(+8 V~-8 V)非對稱結構電容確認有△ VTH。 (8).縮小電壓範圍掃其 C-V 曲線(+5 V~-3 V)與(+8 V~-8 V)非對稱結構電容。

(9).記錄電容值，每隔一段時間區間重複步驟 8。

量測結果如圖 4-10、4-11 我們可以發現電荷仍然會隨著時間的增長而收斂，不

過從量測結果來看即使到 10⁴ s，ΔV_TH仍然有約 2.6 V 及 5.2 V 的大小而這個大小也已 經足夠被用來判別我們記憶體邏輯上―1‖和―0‖的狀態。

為了知道改變非對稱結構的可靠度如何，量測的目的是為了解當多次寫入與抹除

之後，穿隧氧化層是否還經得起考驗，會不會產生缺陷(Defect)，造成漏電情況，經

過 10⁴次寫入與抹除的結果，可以看出非對稱結構的耐用度，都算是良好，臨界電壓

沒有太大的偏移，所以可以利用非對稱結構來改善運作速度以及降低操作電壓，且元 件會有好的可靠度。

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圖 4-10 Ni-NCs 電荷保存力(Top oxide layer Al2O3厚度為 5.5 nm)

圖 4-11 Ni-NCs 電荷保存力(Top oxide layer Al₂O₃厚度為 10 nm)

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