中 華 大 學 碩 士 論 文
應用於非揮發性記憶體之鎳奈米粒嵌入式 MANOS 薄膜電晶體
Nickel Nanocrystals Embedded in MANOS-TFT for Non-volatile memory Application
系 所 別：電機工程學系碩士班 學號姓名：M09801033 劉育成 指導教授：謝焸家 博士
吳建宏 博士
中 華 民 國 100 年 7 月
i
摘 要
近年來低溫多晶矽薄膜電晶體之非揮發性記憶體(LTPS-TFT-NVM)已被廣泛的研 究應用在系統面板(System on panel)與三維堆疊記憶體元件(3D stacked memory device) 上，這些應用在未來非揮發性記憶體中已是所需的零組件，然而一個共同問題是低溫 多晶矽薄膜電晶體之非揮發性記憶體具有低寫入/抹除電壓效率，由於高操作電壓從 閘極堆疊結構穿過必頇寫入或抹除載子，為了達到高寫入/抹除效率，於是廣泛的研 究在非揮發性記憶體中嵌入金屬奈米晶體，它具有許多優點，如較大的電荷儲存電容、
多種可供利用並設計的功函數、在費米能階周圍有高的狀態密度以及不易受載子侷限 效應所引起的能階擾動等。此外金屬奈米晶體相較於半導體奈米晶體，由於金屬奈米 晶體其有良好的導電特性，所以不會有電壓降的產生。因此，利用金屬奈米晶體當作 電荷捕獲中心可實現低寫入/抹除電壓元件。
在本論文研究中，以鎳金屬奈米晶體(Ni-NCs)嵌入於鋁/氧化鋁/氮化矽/鎳奈米晶 體/氮化矽/二氧化矽/多晶矽(MANOS-TFT) 結構中，提出了低寫入/抹除之應用，當 作捕獲中心(Trapping centers)可產生更多的捕獲電子或電洞，而在低寫入/抹除電壓操 作下可得到較大的記憶範圍(Memory window)。此外從金屬閘極穿過氧化鋁/氮化矽非 對稱穿遂屏障(ATB)結構進入電荷捕獲中心，這些被捕獲的載子也會造成在低操作電 壓下達到高寫入/抹除效率，最重要的是，鎳金屬奈米晶體(Ni-NCs)形成溫度相容於 低溫多晶矽薄膜電晶體(LTPS-TFT)製程，適合在未來系統面板(SOP)上實現。
關鍵字:非揮發性記憶體(NVM)、Metal–Alumina–Nitride–Oxide–Silicon (MANOS)堆疊 結構、鎳奈米晶體(Ni-NCs)、薄膜電晶體(TFT)、低溫多晶矽(LTPS)。
ii
ABSTRACT
Recently, low-temperature poly-Si thin-film transistors non-volatile memory (LTPS-TFT-NVM) has been widely studied for applications in system-on-panel (SOP) and 3-D stacked memory device. For these applications, TFT-NVMs are required components in the future. However, a common problem of the LTPS-TFT-NVMs is their low programming/erasing (P/E) efficiency due to high operating voltage across the gate stack is needed to program or erase carriers. In order to achieve the high P/E efficiency, the metallic-nanocrystals (NCs) embedded in NVM have been also widely studied, it possess several advantages, such as larger charge of capacity, a wider range of available work functions, higher density of states around the Fermi level, and smaller energy perturbation due to carrier confinement. Furthermore, as compared with semiconductor NCs, there is almost no voltage drops over metallic NCs due to their good electrical conductive characteristics. Hence, low P/E voltage devices can be achieved by using metallic NCs as trapping centers.
In this study, Ni-NC embedded in MANOS-TFT was proposed for low P/E voltage NVM applications. Due to Ni-NCs produce more trapping centers to capture electrons or holes, a large memory window can be obtained at low P/E voltages. Furthermore, the trapped carriers are injected from metal gate through the Al2O3/Si3N4 asymmetric tunnel barrier (ATB) which also causes the high P/E efficiency at low operating voltages. Most importantly, the formation temperature of Ni-NCs is compatible for LTPS-TFT process and suitable for realizing SOP in the future.
KEYWORDS: non-volatile memory (NVM), metal–alumina–nitride–oxide–silicon (MANOS), Nickel nanocrystals (Ni-NCs), thin film transistor (TFT), low temperature poly silicon (LTPS).
iii
誌 謝
首先，我要向我的指導教授，謝焸家老師與吳建宏老師致上最高的敬意。感謝過 去這兩年中，他們在學業研究與生活上，不停的給我指導與鼓勵。在這研究所二年的 學習生涯中，無論是在課業或研究及平日會議時，讓我學習到研究應有的態度和方法，
也使我在專業研究以及待人處事上獲益匪淺。
感謝王泰瑞及林哲偉學長帶我進入半導體領域，以及感謝皮欣霖與葉沐詵學姐，
還有實驗室的研究夥伴們對我不斷的給予建議與指導，特別要感謝和我一起努力的同 學呂天麟、劉恩廷、黃俊哲、洪瑞陽、鄭竹均等，有你們的陪伴與討論，實驗過程不 再枯燥乏味而是充滿著歡樂，在實驗過程協助與照顧，此論文是我們一齊努力出來的 成果。再這，由衷地感激中華大學(CHU)、國立交通大學奈米中心(NFC)，以及國家 奈米元件實驗室(NDL)提供研究的環境和設備以及技術人員熱心的協助，使我的研究 可以順利進行。有了你們的大力幫忙，使我順利地完成此論文，在此獻上我最深的敬 意。
最後，感謝曾經支持、關心與幫助過我的朋友以及長輩們。尤其是我的家人，有 了他們的支持與鼓勵，陪我度過許多挫折和難關；在我開心時，能一起分享我的喜悅。
因為有你們的相伴，使我順利完成碩士學業與論文。在此，我願將這份榮耀與你們一 同分享，感謝你們。
謹致 中華民國100年7月於新竹
iv
目 錄
中文摘要 ...
i
英文摘要 ...
ii
誌謝 ...
iii
目錄 ...
iv
表目錄 ...
vi
圖目錄 ...
vii
第一章 緒論
1-1
非揮發性記憶體簡介 ... 11-2
研究動機 ... 61-3
論文架構 ... 7第二章 文獻回顧
2-1
奈米晶體型記憶體(Nanocrystals memory) ... 82-2
記憶體常見之物理機制 ... 212-2-1
F-N 穿隧(Fowler-Nordheim tunneling)... 212-2-2
通道熱電子注入(Channel Hot electron injection) ... 232-3
非揮發性記憶體可靠度分析 ... 252-3-1
資料保存度(Data Retention) ... 252-3-2
耐操度(Endurance) ... 25第三章 電容與元件製作流程
3-1
奈米晶體形成(Nanocrystals formation) ... 263-2
電容的製作流程(Capacitor) ... 29v
3-3
元件的製作流程(Device) ... 353-4
實驗設備 ... 45第四章 電容及元件量測分析與討論
4-1
電容量測與分析 ... 464-1-1
電容能帶設計 ... 464-1-2
C-V 曲線比較 ... 484-1-3
臨界電壓的偏移比較 ... 504-1-4
儲存電荷比較 ... 534-1-5
資料保存度(Data Retention)比較 ... 544-2
元件量測與分析結果 ... 56第五章 總結與未來展望 參考文獻 ... 62
vi
表 目 錄
第一章 緒論
表 1-1 ITRS PID 裡指出未來的研究趨勢以及可能發展到的尺度 ... 6
第二章 文獻回顧
表 2-1 各篇論文參數的比較和整理 ... 20 表 2-2 FN-tunneling 和 CHEI 比較 ... 24
第三章 電容與元件製作流程
表 3-1 實驗設備 ... 45
第四章 電容及元件量測分析與討論
表 4-1 電荷儲存量比較 ... 53
第五章 總結與未來展望
表 5-1 各篇文獻參數與本篇元件的比較 ... 61
vii
圖 目 錄
第一章 緒論
圗 1-1 半導體記憶體的分類 ... 1
圗 1-2 傳統懸浮閘極元件剖面圖 ... 2
圗 1-3 懸浮閘極元件 ID-VG 曲線，其中 ΔVT為 P/E 後的臨界電壓變化 ... 2
圗 1-4 傳統 Floating gate memory 在 45 nm 以下產生的 Coupling effect 示意圖 ... 3
圗 1-5 傳統懸浮閘結構記憶體因 Scaling down 造成穿隧漏電問題示意圖 ... 4
圗 1-6 為克服微縮問題的 Non-volatile memory 研究方向 ... 4
圗 1-7 為克服微縮問題的 Non-volatile memory 部分解決研究方向趨勢 ... 5
圗 1-8 非揮發性記憶體的應用 ... 5
第二章 文獻回顧 圖 2-1 C-V 曲線給予不同的 Sweep 電壓比較與 CoSi2堆疊結構橫截面 TEM 圖像 ... 8
圖 2-2 單層與雙層 CoSi2 奈米晶體不同記憶效率比較 ... 9
圖 2-3 CoSi2-NCs 記憶體元件於加溫至 27 ℃溫度下測量之資料保存度特性比較 .... 9
圖 2-4 CoSi2-NCs 記憶體元件寫入與記憶維持狀態之能帶圖 ... 10
圖 2-5 鎳金屬矽化合物奈米晶體形成的步驟圖與 HRTEM 圖像 ... 11
圖 2-6 MOIOS 結構 C-V 曲線圖在 5 V Sweep ... 11
圖 2-7 鎳金屬矽化合物奈米晶體堆疊結構之電荷保存度 ... 12
圖 2-8 (a)不同 Programming 電壓下元件特性 (b)在低電壓(實線)與高電壓(虛線)操 作於 MOIOS 結構的能帶圖 ... 12
圖 2-9 Ge-NCs-Poly-Si-NVM 橫截面結構 TEM 照片 ... 13
圖 2-10 測量 Ge-NCs-Poly-Si-NVM 結構(a) Programming 與(b) Erasing 元件特性 .... 14
圖 2-11 Ge-NCs-Poly-Si-NVM 加溫至 85 ℃量測之資料保存度特性比較 ... 14
圖 2-12 Ge-NCs-Poly-Si-NVM 之(P/E)耐操度特性 ... 15
viii
圖 2-13 Ni-NCs 嵌入於 MONOS-TFT-NVM 橫截面結構示意圖 ... 16
圖 2-14 (a) MONOS+Ni-NCs 與(b) MONOS 之結構 TEM 圖像 ... 16
圖 2-15 (a)MONOS+Ni-NCs 與(b) MONOS 之結構操作於 Programming 下能帶示意圖 ... 16
圖 2-16 MONOS+ Ni-NCs 與 MONOS 之結構資料保存度比較 ... 17
圖 2-17 ONO 與 ANO 電容結構 C-V 曲線 ... 18
圖 2-18 ONO 與 ANO 電容結構△ VFB對 Programming time 比較... 18
圖 2-19 ONO 與 ANO 兩結構 Trap 密度分佈對能階特性比較 ... 19
圖 2-20 ONO 與 ANO 結構於室溫下測量之資料保存度特性比較 ... 19
圗 2-21 上圖為 CHEI 模式下圖為 FN-tunneling 模式對操作在元件的示意圖 ... 22
圗 2-22 MOS 結構的 F-N tunneling 示意圖 ... 22
圗 2-23 電子侷限在 FG 的位能井之中 ... 23
圗 2-24 熱電子注入機制 ... 23
圗 2-25 熱電子注入機制操作之能帶圖 ... 24
圗 2-26 熱電子注入機制示意圖 ... 24
第三章 電容與元件製作流程 圖 3-1 P-type 晶片經 RCA Clean 處理 ... 26
圖 3-2 利用水平爐管長 Dry oxide ... 26
圖 3-3 利用 PECVD 沉積 Si3N4 ... 27
圖 3-4 利用 E-Gun 鍍 Ni 金屬膜 ... 27
圖 3-5 此圖為金屬快速退火爐 AG-610 ... 28
圖 3-6 經過 RTA 550 ℃、60 s 之後形成鎳奈米晶體(Ni-NCs) ... 28
圖 3-7 經過 RTA 550 ℃、60 s 之後形成 Ni-NCs 之 SEM 圖以及奈米點大小分佈圖， 而此 Ni-NCs 大小與密度，分別為 5~13 nm 與 5×1011 cm-2... 28
圖 3-8 電容製作之流程圖 ... 29
ix
圖 3-9 P-type 晶片經 RCA Clean 處理 ... 30
圖 3-10 利用水平爐管長 Dry oxide ... 30
圖 3-11 利用 PECVD 沉積 3 nm 的 Si3N4 ... 31
圖 3-12 利用 E-Gun 鍍 Ni 金屬膜 2 nm ... 31
圖 3-13 經過 RTA 550 ℃之後形成鎳奈米晶體(Ni-NCs) ... 31
圖 3-14 利用 PECVD 沉積 7 nm 的 Si3N4 ... 32
圖 3-15 利用 E-Gun 鍍上高介電材料 Al2O3 ... 32
圖 3-16 利用 Thermal coater 鍍鋁 300 nm ... 33
圖 3-17 將鋁蝕刻掉後的電容元件圖 ... 34
圖 3-18 利用 Thermal coater 背鍍鋁 300 nm ... 34
圖 3-19 電容片製作完成實體圖 ... 35
圖 3-20 元件製作之流程圖 ... 35
圖 3-21 P-type 晶片經 RCA clean 處理 ... 36
圖 3-22 利用 PECVD 沉積 500 nm 的 SiO2 ... 36
圖 3-23 利用 LPCVD 沉積 100 nm 的 Amorphous Si ... 37
圖 3-24 定義 Source/Drain 區域... 37
圖 3-25 定義出 Source/Drain 區域後打 Implanted ... 38
圖 3-26 Implanted 後，經退火活化處理(Activation)與多晶矽的形成 ... 38
圖 3-27 定義主動區(Activation area; AA 區) ... 39
圖 3-28 利用 PECVD 沉積 SiO2/Si3N4 (5 nm/3 nm) film ... 39
圖 3-29 定義出沉積 Metal film 的區域 ... 40
圖 3-30 利用 E-Gun 鍍 Ni 金屬膜 2 nm ... 40
圖 3-31 浸泡丙酮(Acetone) 、Lift-off 去除光阻 ... 41
圖 3-32 經過 RTA 550 ℃、60 s 之後形成鎳奈米晶體(Ni-NCs) ... 41
圖 3-33 利用 PECVD 沉積 7 nm 的 Si3N4 ... 42
x
圖 3-34 利用 E-Gun 鍍上高介電材料 Al2O3 ... 42
圖 3-35 用 E-gun 疊上 Top oxide layer Al2O3後，並且挖開 Contact hole ... 43
圖 3-36 挖開 Contact hole 後，Thermal coater 鍍上 300 nm 的 Al ... 44
圖 3-37 元件橫剖面示意圖 ... 44
圖 3-38 元件製作完成實體圖 ... 45
第四章 電容及元件量測分析與討論 圖 4-1 電容在上未加偏壓於平衡狀態下的能帶示意圖 ... 46
圖 4-2 電容能帶 P/E 操作狀態示意圖 ... 47
圖 4-3 電容成品的俯視圖(OM) ... 49
圖 4-4 不同偏壓對於 Ni-NCs 與 without Ni-NCs 的 C-V 圖對照組 ... 49
圖 4-5 不同偏壓對於 Ni-NCs 與 without Ni-NCs 的 C-V 圖對照組 ... 50
圖 4-6 VTH對 VG的 P/E 效率量測(Top oxide layer 厚度為 5.5 nm) ... 51
圖 4-7 VTH對 VG的 P/E 效率量測(Top oxide layer 厚度為 10 nm) ... 51
圖 4-8 VTH對 Stress time 的 P/E 效率量測(Top oxide layer 厚度為 5.5 nm) ... 52
圖 4-9 VTH對 Stress time 的 P/E 效率量測(Top oxide layer 厚度為 10 nm) ... 52
圖 4-10 Ni-NCs 電荷保存力(Top oxide layer Al2O3厚度為 5.5 nm) ... 55
圖 4-11 Ni-NCs 電荷保存力(Top oxide layer Al2O3厚度為 10 nm) ... 55
圖 4-12 元件成品俯視圖 ... 56
圖 4-13 Al2O3/Si3N4/Ni-NCs/Si3N4/SiO2/Poly-Si 堆疊結構穿透式 TEM 圖像 ... 56
圖 4-14 ID-VG曲線 MANOS-LTPS-TFT 與 Ni-NCs ... 57
圖 4-15 VTH對 VG寫入與抹除(P/E)效率量測 ... 58
圖 4-16 VTH對 Stress time 寫入與抹除(P/E)效率量測 ... 59
圖 4-17 資料保存度(Data retention) ... 59
1
第一章 緒論
1-1 非揮發性記憶體簡介
近年來隨著半導體元件製程技術發展迅速，在積體電路領域中，記憶體(Memory) 可以說是相當重要的一環。記憶體大致可分為兩類，分別為揮發性(Volatile)與非揮發 性記憶體(Nonvolatile memories)，如圖 1-1 所示[1]，其最大的差異是在於電源關閉後，
非揮發性記憶體內的資料能被保存，以目前工業上較成熟的技術懸浮閘結構(Floating gate)的記憶體為例，如圖 1-2 所示[2]，其原理為利用電荷的進出懸浮閘儲存電荷改變 元件臨界電壓造成飄移，因而可有記憶―0‖或是―1‖兩種狀態的記憶體功能，達到記憶 體寫入與抹除(Program/Erase)的目的，同時亦能以通電的方式重複修改期內容，如圖 1-3 所示[3-4]。
圗 1-1 半導體記憶體的分類[1]
2
圗 1-2 傳統懸浮閘極元件剖面圖[2]
圗 1-3 懸浮閘極元件 ID-VG 曲線，其中 ΔVT為 P/E 後的臨界電壓變化[3-4]
一般而言，非揮發性記憶體的資料保存能力，至少需可達到十年以上；因此在記 憶體儲存區域內就要特別的設計與保護，以避免不必要的電荷進出，造成資料的流失 與錯誤。就目前記憶體需求而言，要做到操作速度快、高密度的設計且保存能力要好，
不外乎改變製程或是提出新的電性操作，但相對地可靠度的問題也是相繼而來。
3
由於傳統的懸浮閘的電荷儲存和消除的動作時必頇透過熱電子注入(Channel Hot Electron Injection；CHIE)或是 F-N 穿隧(Fowler-Nordheim tunneling)的模式來完成，而 這兩種模式必頇透過大電壓完成，因此都存在著能源消耗的問題(Power consumption)。
因此，當黃光微影技術(Photolithography Process)越來越進步的時候，尺寸的縮小使得 Coupling effect 越來越明顯，Coupling effect 在元件尺寸微縮到 45 nm 以下時原本有儲 存在懸浮閘的電荷跳到鄰近的懸浮閘，如圖 1-4，使得臨界電壓過於接近造成邏輯電 路上的判別誤差，使得―1‖和―0‖的混淆，造成資料上的損毀[5]。而這個現象是傳統懸 浮閘結構記憶體(Floating gate memory)在未來在微縮發展上的重大問題。
圗 1-4 傳統 Floating gate memory 在 45 nm 以下產生的 Coupling effect 示意圖[5]
從摩爾定律的推展來看，傳統的懸浮閘結構記憶體(Floating gate memory)面臨無 法繼續微縮(Scaling down)的窘境，隨著穿遂氧化層(Tunneling oxide)微縮至數個奈米 大小尺寸時，可能會因為穿隧氧化層上面的一個缺陷，造成儲存電荷層(Trapping layer) 穿隧漏電或是整個儲存電荷流失的問題[6-8]，參見圖 1-5。
4
圗 1-5 傳統懸浮閘結構記憶體因 Scaling down 造成穿隧漏電問題示意圖[1]
而本論文列舉兩種改良方式，一種是奈米晶體(Nanocrystal)記憶體，利用奈米晶 體替換懸浮閘記憶體的導電薄膜層，當作儲存電荷中心(Charge center)，由於每個奈 米點都是獨立的儲存層，亦可減少側向漏電現象的產生，使得能夠大幅降低薄氧化層 的穿隧機率，所以假使穿隧氧化層上有一個缺陷造成漏電，也不會造成整個儲存電荷 層的漏電。而另一種改良方式就是 SONOS 結構，將氮化矽(Si3N4)替換原本懸浮閘記 憶體(Floating gate memory)的導電層作為電荷捕捉層，利用氮化矽(Si3N4)裡的缺陷 (Traps)捕捉，也因為上述改善方法其製程簡單、材料取得方便、不易受元件形狀影響，
也更適合三維結構記憶體(3D stacked memory)的應用[2][8-10]，如圖 1-6、1-7。
圗 1-6 為克服微縮問題的 Non-volatile memory 研究方向[1][8-10]
(a)SONOS (c)Nanocrystals memory
(e)OVONIC UNIFIED MEMORY (OUM) (d)3D Stacked flash memory
(b)BE-SONOS (a)SONOS
(a)SONOS (c)Nanocrystals memory(c)Nanocrystals memory
(e)OVONIC UNIFIED MEMORY (OUM) (e)OVONIC UNIFIED MEMORY (OUM) (d)3D Stacked flash memory
(d)3D Stacked flash memory
(b)BE-SONOS (b)BE-SONOS
5
圗 1-7 為克服微縮問題的 Non-volatile memory 部分解決研究方向趨勢[11]
如今快閃記憶體元件(Flash memory)已被廣泛應用成為主要的非揮發性記憶體產 品例如:數位相機、隨身碟、手機…等等，如圖 1-8。而目前快閃記憶體的製程技術發 展和其他半導體元件未來趨勢相同，如表 1-1 為擷取國際半導體技術藍圖(ITRS) [12]，
都是朝著高密度、低功率消耗、低成本、高效率等等的方向在做改良。
圗 1-8 非揮發性記憶體的應用
6
表 1-1 ITRS PID 裡指出未來的研究趨勢以及可能發展到的尺度[12]
Year of Production 2007 2008 2009 2010 2011
NAND FLASH technology-F(mm) 51 45 40 36 32
Cell type(FG,CT,3D,etc) FG FG FG FG/CT CT
Tunnel oxide thickness(nm) 6-7 6-7 6-7 6-7 6-7
Interpoly dielectric material ONO ONO ONO ONO ONO
Interpoly dielectric thickness(nm) 10-13 10-13 10-13 10-13 10-13
Year of Production 2012 2013 2014 2015
NAND FLASH technology-F(mm) 28 25 22 20
Cell type(FG,CT,3D,etc) CT CT-3D CT-3D CT-3D
Tunnel oxide thickness(nm) 6-7 6-7 6-7 6-7
Interpoly dielectric material High-k High-k High-k High-k Interpoly dielectric thickness(nm) 9-10 9-10 9-10 9-10
1-2 研究動機
近年來低溫多晶矽薄膜電晶體非揮發性記憶體(LTPS-TFT-NVM)已被廣泛的研究 應用在系統面板(System on panel)與三維堆疊記憶體元件(3D stacked memory device) 上[13-14]，如今市場所需的產品講求輕巧、薄、面積小，使得元件不得不微縮(Scaling down)，正如上一節敘述，例如:漏電的問題、較高電壓操作…等[15-16]，為了能改善 這些問題，於是進行了研究將金屬奈米晶體嵌入於非揮發性記憶體中與將元件製作於 模擬玻璃基板的 Poly-Si wafer 上，利用金屬奈米晶體，它的較高功函數與較深的位能 井，除了可降低側向漏電問題與降低操作電壓，亦可提高載子遷移率(Mobility) [2][17-20]。其優越的驅動電流(Drain driving current)及較低消耗功率，適合應用於手 機、筆記型電腦、高解析度液晶面板…等電子產品。
7
但是在多晶矽晶界(Grain boundary)上具有許多缺陷(Traps)，而這些缺陷會導致元 件的轉換特性降低[21]。因此希望能降低缺陷密度與增加多晶矽晶體的體積，來抑制 多晶矽中晶體邊界對於元件特性的影響，針對幾種方法來解決，例如:固相結晶法 (Solid phase crystallization)、準分子雷射退火(Excimer laser anneal)…等方法[14][22-23]，
都是利用再次結晶的步驟提升多晶矽的品質，改善多晶矽受到缺陷影響的問題，並提 升元件特性。除此之外，使用多重閘極堆疊結構，可降低臨界電壓(Threshold voltage) 的變動。更由於是模擬玻璃的基板材料，因此也受到低溫多晶矽薄膜電晶體記憶體 (LTPS-TFT-NVM)廣泛的應用，強調製程溫度不能超過 600 ℃或是更低溫，因此為了 能夠提高效能與更高可靠度提出了取多方法，將原二氧化矽(SiO2)的阻絕層(Blocking oxide)換成 High-k 材料[8][24-27]，可以增加閘極吸引電荷的能力，提升寫入與抹除的 效率，也可以增加記憶體元件可靠度，就針對一個先進的非揮發性記憶體元件來說無 非所要探討的是寫入、抹除、臨界電壓的偏移(VTH shift)、耐操度(Endurance)、資料 持久度(Data retention)的長久、資料的寫入效率和抹除的速度等方面，更希望能把元 件的可靠度提高和有較高性能、儲存密度等。
1-3 論文架構
首先簡單介紹一下內容的編排，本論文第一章為先介紹非揮發性記體的發展簡介，
第二章為文獻回顧依照別人的研究做應用以及機制的解釋，第三章為奈米晶體的形成 (Nanocrystals formation)與電容與元件製程流程，第四章為非對稱結構電容與元件條件 的比較與電性量測分析，最後第五章為結論及未來的研究發展。
8
第二章 文獻回顧
上一章介紹了非揮發性記憶體之特性相關知識，在本章節會針對使用奈米晶體嵌 入於記憶體的影響性與重要性來做討論，如元件的操作速度、操作電壓、可靠度…等 特性，之後再將其電容與元件做出，做一些基本特性的比較，再分章節做討論。
2-1 奈米晶體型記憶體(Nanocrystals memory)
首先介紹第一篇發表於 2007 APL[28]，此篇主要是利用 CoSi2奈米晶體作為儲存 電荷中心(Charge center)，將經由熱退火處理 700 ℃、10 min 形成的 CoSi2奈米晶體嵌 入於元件中，分別作單層與雙層堆疊記憶體結構的比較，如圖 2-1、2-2，探討不同厚 度影響層面，對於寫入與抹除(Program/Erase)的操作速度變化與機制，以及 ΔVTH的 飄移與資料保存度(Retention)的提升等討論，如圖 2-3、2-4，經過實驗結果得知，似
乎雙層 CoSi2 奈米晶體結構的寫入與抹除電子速度將快於一般單層結構，由於
Coulomb-blockage effects，電子經過雙層的奈米晶體結構被儲存，得到良好的資料保 存度(Data retention)，因而改善記憶效應。
圖 2-1 C-V 曲線給予不同的 Sweep 電壓比較與 CoSi2堆疊結構橫截面 TEM 圖像[28]
9
圖 2-2 單層與雙層 CoSi2 奈米晶體不同記憶效率比較[28]
圖 2-3 CoSi2-NCs 記憶體元件於加溫至 27 ℃溫度下測量之資料保存度特性比較[28]
10
圖 2-4 CoSi2-NCs 記憶體元件寫入與記憶維持狀態之能帶圖[28]
再來第二篇發表於 2007 APL [29]，這篇主要是將鎳金屬矽化合物奈米晶體 (NiXSi1-X)嵌入於 MOIOS 記憶體結構中作為儲存電荷中心(Charge center)，而此鎳金屬 矽化合物奈米晶體(NiXSi1-X)的形成，是利用溅鍍(Sputtering)混靶的方式(Mixed target method)沉積(NiXSi1-X)於穿隧氧化層上，然後在附蓋一層 Amorphous silicon 作為阻絕 層，經過 RTO(550 ℃、30 s)處理形成，如圖 2-5，透過高分辨透射電子顯微鏡(HRTEM) 分析清楚地表明堆積納米晶體嵌入在矽氧化層。而嵌入金屬奈米晶體有許多優點，它 的強耦合通道與多種可供利用並設計的功函數，明顯的記憶效應與低消耗功率，以及 較大的記憶儲存窗口(Memory window)足以判別記憶―1‖或是―0‖兩種狀態的記憶功能， 達到記憶體寫入與抹除(Program/Erase)的目的，如圖 2-6，顯然是在低電壓操作，展 現出良好的資料保存特性(Data retention)，如圖 2-7、2-8，非常適合應用於非揮發性 記憶體中。
11
圖 2-5 鎳金屬矽化合物奈米晶體形成的步驟圖與 HRTEM 圖像[29]
圖 2-6 MOIOS 結構 C-V 曲線圖在 5V Sweep [29]
12
圖 2-7 鎳金屬矽化合物奈米晶體堆疊結構之電荷保存度[29]
圖 2-8 (a)不同 Programming 電壓下元件特性 (b)在低電壓(實線)與高電壓(虛線)操 作於 MOIOS 結構的能帶圖[29]
13
第三篇發表於 2009 IEEE [30]，這篇主要是將鍺(Ge)奈米晶體嵌入於 SONOS 記 憶體結構中作為儲存電荷中心(Charge center)，如圖 2-9，作者認為鍺(Ge)具有較小的 能隙(Band gap)和電子親和力與矽(Si)類似，所以利用鍺(Ge)奈米晶體嵌入於傳統懸浮 閘(Floating gate)記憶體結構中有助於改善元件的延展性(Scalability)、資料保存度 (Retention)、循環性能(Cyclability)以及降低操作電壓等，可參見圖 2-10、2-11、2-12 電性分析圖得知，其因為 Ge-NCs 有多種製程方法，包括熱退火鍺(Thermal annealing)、
介質混合物(Dielectric mixture)與氧化矽鍺(Oxidation SiGe)以及鍺離子佈值(Ge ion implantation)等，都需要在高溫下退火，而本篇作者為了講求低溫製程，利用 LPCVD 於 370 ℃沉積，通 GeH4氣體形成 Ge-NCs，其奈米點大小可從沉積時間與 GeH4的流 量很容易地改變，因此可很容易的於低溫下沉積 Ge-NCs，更由於在低溫製程，所以 適合於低溫多晶矽薄膜電晶體非揮發性記憶體(LTPS-TFT-NVMs)之應用。
圖 2-9 Ge-NCs-Poly-Si-NVM 橫截面結構 TEM 照片[30]
14
圖 2-10 測量 Ge-NCs-Poly-Si-NVM 結構(a) Programming 與(b) Erasing 元件特性[30]
圖 2-11 Ge-NCs-Poly-Si-NVM 加溫至 85℃測量之資料保存度特性比較[30]
15
圖 2-12 Ge-NCs-Poly-Si-NVM 之(P/E)耐操度特性[30]
第四篇發表於 2010 Thin Solid Films [31]，本篇論文主要是利用鎳金屬奈米晶體 (Ni-NCs)輔助嵌入於 MONOS 結構薄膜電晶體非揮發記憶體中作為儲存電荷中心 (Charge center)，如圖 2-13，而本篇論文鎳金屬奈米晶體是經由快速熱退火(RTA) 550
℃處理形成，參見圖 2-14 得知，可以清楚從 HRTEM 所見 Ni-NCs 確實的包覆在 MONOS 結構 Si3N4中，運用金屬奈米晶體的許多特點：對於電容特性改變量、較多 種可供利用並設計的功函數、載費米能階周圍有高的狀態密度以及不易受載子侷限效 應所引起能階擾動等，如圖 2-15，將鎳奈米晶體(Ni-NCs)輔助嵌入於 MONOS 結構，
以分散儲存方式用來克服傳統懸浮閘極元件在微縮時遇到電荷流失的問題、容許更薄 的穿隧氧化層、更低的操作電壓及更好的耐操度(Endurance)和電荷保存能力(Data retention)，如圖 2-16。
16
圖 2-13 Ni-NCs 嵌入於 MONOS-TFT-NVM 橫截面結構示意圖[31]
圖 2-14 (a) MONOS+Ni-NCs 與(b) MONOS 之結構 TEM 圖像[31]
圖2-15 (a) MONOS+Ni-NCs與(b) MONOS之結構操作於Programming下能帶示意圖 [31]
17
圖 2-16 MONOS+ Ni-NCs 與 MONOS 之結構資料保存度比較[31]
最後一篇發表於 2008 APL [32]，此篇主要探討電荷捕捉記憶體(Charge trap memory)，將傳統 MONOS 的 SiO2 / Si3N4 /SiO2(ONO)堆疊結構元件的阻絕層(Blocking layer) SiO2替換成 High-k 材料使用 Al2O3，提出 Al2O3 / Si3N4 /SiO2(ANO)的堆疊結構 為非揮發性記憶體之應用，針對傳統 ONO 結構與 ANO 結構兩種不同阻絕層(Blocking oxides)探討電荷捕捉(Charge trap)分佈與相關記憶特性比較，參見圖 2-17，作者認為 傳統 SONOS 結構雖然製程簡單、低消耗功率、薄膜可擴展性，但隨著 Si3N4厚度與 閘極大小尺寸微縮至奈米尺寸時，在 SiO2/Si3N4界面(僅 1.1 eV) 容易於淺陷阱能階與 傳導帶 Si3N4附近造成電荷洩漏的現象，電荷都被困在接近閘極電極，造成大部分電 荷無法被捕捉儲存，導致資料流失，因此為了提高元件的性能，使用擁有較大能隙與 較高捕捉密度的 High-k 材料，例如：Al2O3、HfO2、ZrO2、HfON、HfAlO…等，作為 元件的閘極介電層(Gate dielectrics)或電荷捕獲層(Charge-trapping layer)進而改善元件 特性，進而提升記憶體 Program/Erase 的操作速率與降低操作電壓，如圖 2-18、2-19，
對於資料保存度(Data retention)和耐操度(Endurance)，如圖 2-20，都有不錯的成效，
適合用於下一代高性能非揮發性記憶體之應用。
18
圖 2-17 ONO 與 ANO 電容結構 C-V 曲線[32]
圖 2-18 ONO 與 ANO 兩結構△ VFB對 Programming time 比較[32]
19
圖 2-19 ONO 與 ANO 兩結構 Trap 密度分佈對能階特性比較[32]
圖 2-20 ONO 與 ANO 兩結構於室溫下測量之資料保存度特性比較[32]
20
回頭看比較的這五篇論文，可以看出其奈米晶體材料包含半導體、金屬、絕緣體，
對於 Charge trap 類型的奈米晶體記憶體的研究，整理出金屬奈米晶體的幾項優點:
[1] 高 功 函 數 (Work function) 的 設 計 ， 對 於 電 荷 儲 存 可 以 說 是 很 好 的 捕 捉 中 心 (Trap center)，可以造成和 SONOS 結構一樣有很深的位能井。
[2] 奈米尺度的大小所產生的能階分裂，有利於更多的電子的儲存。
[3] 由於奈米晶體是嵌入(Embed)於介電層上，彼此互相被絕緣體所絕緣，所以當電 子流失(Charge loss)的時候，並不會有全不同時流失的情況，因此可以提高記憶 的時間。
表 2-1 各篇論文參數的比較和整理 2007
APL
2007 APL
2009 IEEE
2010 Thin Solid
Films
2008 APL
NCs Materials CoSi2 NiXSi1-X Ge Ni None
Density (cm-2) None 2.67×1012 109~1012 5.3×1011 None Diameter Size (nm) None 4-6 9-11 5~13 None
¢ m (eV) None ～5.15 ～4.13 ～5.15 None
NCs Formation method
TA 700℃
10 min
RTO 500℃
30 s
LPCVD 370℃
RTA 550℃
1 min
None
Tunneling oxide
thickness (nm) 3 8 6 7.5 2
Blocking oxide
thickness (nm) ～30 ～20 ～20 ～15 ～15
Sweep voltage
range (V) 7 5 15 18 20
ΔVTH shift (V) ～1.5 ～1.77 ～7.8 ～3.2 ～20
Retention time (%) None Loss 20 Loss 15 Loss 5 Loss 20
21
2-2 記憶體常見之物理機制
目前元件最常見的使用機制為兩種，第一種為 F-N 穿隧 (Fowler-Nordheim tunneling)，另一種為通道熱電子注入(Channel Hot Electron Injection；CHEI) [1][3-4]，
以下為兩者做簡單的介紹，並在這小節之後會做一個表 2-2 去比較這兩種機制的特色。
這兩種機制的目的在於改變控制懸浮閘(Floating gate)內的電荷量，來改變懸浮閘的電 位，進而判斷記憶體元件是在―1‖或―0‖的狀態。
2-2-1 F-N 穿隧 (Fowler-Nordheim tunneling)
穿隧機制(Tunneling mechanism)是從量子力學中帶入薛丁格方程式(Schrödinger equation)所導出的機制。不同於古典物理的概念，近代物理的學家認為電子等微觀粒 子能夠穿過它們本來無法通過的“牆壁”的現象[1][3-4]。這是因為根據量子力學，
微觀粒子具有波的性質，而有不為零的機率穿過能障壁。換句話說，人也有機會去穿 過牆壁，只是這個機率在巨觀世界裡面微乎其微，因此到現在還沒有發現這現象。
而穿隧在半導體元件物理裡面分成兩個類型，一個是直接穿隧(Direct tunneling)，
另外一個是F-N穿隧(Fowler-Nordheim tunneling)請參見圖2-21。以金屬-氧化物-半導 體(MOS)的結構來說，直接穿隧發生在中間的夾層很薄的時候(SiO2＜3nm)會發現有 穿隧電流的現象；大於這個厚度就很難有成功的直接穿隧現象。然而F-N tunneling不 同於直接穿遂，因為它會隨著MOS操作的電壓上升，而使測量到的電流上升。從能 帶的MOS結構來解說，當電極所施加的電壓會使氧化層的等效寬度變小，載子在強 電場的作用下穿越位能障礙層，該位能障礙層在強電場作用下，已呈現三角形狀，如 圖2-22，因此電子從Si穿過氧化層的機率就因此上升[1][3-4]。懸浮閘元件可以利用F-N 穿隧(F-N tunneling)使源極(Drain)的電子穿過穿隧氧化層(Tunneling oxide)到達懸浮閘，
接著關閉電壓，電子就會被侷限(Trap)，再由穿遂氧化層(Tunneling oxide)和控制氧化 層(Control oxide)之間的位能井內，如圖2-23。
22
圗 2-21 上圖為 CHEI 模式下圖為 FN-tunneling 模式對操作在元件的示意圖[3]
圗 2-22 MOS 結構的 F-N tunneling 示意圖[3]
23
圗 2-23 電子侷限在 FG 的位能井之中[3]
2-2-2 通道熱電子注入 (Channel Hot Electron Injection；CHEI)
熱電子注入(CHEI)的機制是相對的簡單，一個電子從接地的汲極(Source)獲得能 量往源極(Drain)的方向移動，企圖使載子能在加速過程中，獲得足夠能量，而跨越現 有的障礙牆，而進入電荷儲存區，如圖2-24，當加速電場超過100kV/cm，電子就有足 夠的能量透過控制閘(Control gate)改變方向並且穿越SiO2的能障至懸浮閘(Floating gate)。其狀態又因為是從通到注入到達懸浮閘(Floating gate)，因此也有些人將這現象 稱作通道熱電子注入(Channel Hot Electron Injection；CHEI) [1][3-4]，如圖2-25。
熱電子注入的特點就是快速，因為這時元件已經操作在飽和區，所以電子已經被 加速到電子在半導體中速度的極限，大約為107cm/s，再被控制閘吸引上去，相對的 就比F-N穿隧的速度快，時間通常在1到10微秒(1~10 μs)，如水庫洩洪般，如圖2-26，
因此通常用在將電子注入懸浮閘。
圗 2-24 熱電子注入機制[1]
24
圗 2-25 熱電子注入機制操作之能帶圖[1]
圗 2-26 熱電子注入機制示意圖[1]
表 2-2 FN-tunneling 和 CHEI 比較
FN-tunneling 模式 CHEI 模式
Low power consumption
- Single external power supply
High power consumption
- complicated circuitry technique High oxide field
-thinner oxide thickness required -higher trap generation rate -severer read disturbance issue -highly technological problem
Low oxide field
-oxide can be thicker -higher oxide integrity -Low read disturbance issue
Slower programming speed Faster programming speed
25
2-3 非揮發性記憶體可靠度分析
在這個數位行動產品充斥的時代，對一個理想的記憶體來說至少必頇要具備的
特性：(1)低功率消耗(2)高儲存容量(3)高操作速度(4)長儲存時間(5)高耐用性。快 閃記憶體(Flash Memory)，其儲存的單位稱為一個基本位元(Cell)，其內部元件 MOS 結構閘極(Gate)和通道(Channel)間，比起傳統的只有一層氧化絕緣層(Gate oxide)，又 多增加了一層懸浮閘(Floating gate)。也因為有這一層懸浮閘，使得快閃記憶體可以運 作三種模式：寫入、抹除、讀取，然而在對元件進行讀寫的動作時，其整個元件結構 往往會產生部分的破壞當長期的運作下來，其可靠度(Reliability)便變成了一個很重要 的指標[7]，因此對於其記憶體的可靠度就有了許多的規範，以下將針對兩種常用的 可靠度簡單介紹。
2-3-1 資料保存度 (Data Retention)
資料保存度(Data Retention)，指的是非揮發性記憶體儲存，並在特定溫度經過一 定次數的讀寫模式後，可以長久保有資料準確的能力。而其中可能會引起資料流失的 機制主要為，電子直接經由穿隧或熱激發機制的模式而流失，或是藉由氧化層內部的 缺陷而流失，此兩種皆為現在研究中為改善其可靠度的重要的研究動機[3]。在非揮 發性記憶體科技中，通常為保持其非揮發性皆會要求要有十年的資料持久度，然而若 考慮到保存十年的資料持久度，則表示著每天最多只能流失 5 個電子才能將資料保持 在儲存節點內十年，顯示出其儲存節點需要有很好的抓電子能力。
2-3-2 耐操度 (Endurance)
在記憶體中另一個可靠度的指標便是關於耐用度(Endurance)的測詴。在記憶體中，
每次進行寫入與抹除皆可能會對氧化層結構造成破壞而產生缺陷(Defect)，電荷會因 為此缺陷而流失，因此對於一記憶體元件經得起幾次的寫入與抹除程序，亦是需要探 討的重點。而關於耐用度主要指的是，對於一元件能經得起幾次的寫入與抹除機制，
一般便是定義為 106次為其公定的次數[3]。
26
第三章
電容與元件製作流程
在此章節會詳細介紹本論文的實驗製程，內容包括鎳奈米晶體(Ni-NCs)形成研究，
經過快速熱退火處理下，單位面所吸收的熱能會產生不同的奈米晶體大小與密度討論，
以及電容與元件的製作流程與步驟說明。
3-1 奈米晶體形成 (Nanocrystals formation)
奈米晶體形成實驗步驟如下:
步驟 1: 首先拿一片 P-type (100) Silicon wafer 先做 RCA Clean 的處理，如圖 3-1。
圖 3-1 P-type 晶片經 RCA Clean 處理
步驟 2: 經過 RCA Clean 之後，送進高溫水平爐 900 ℃乾式氧化成長(5 nm) SiO2 當作 Bottom oxide layer，如圖 3-2。
圖 3-2 利用水平爐管長 Dry oxide
SiO2
27
步驟 3: 經過乾式氧化成長 SiO2後，利用 N&K 薄膜測厚儀確認 SiO2的薄膜厚度，確 認後破片。
步驟 4: 確認薄膜厚度後，在利用電漿輔助化學氣相沉積系統(PECVD)沉積 3 nm 的 Si3N4，如圖 3-3。
圖 3-3 利用 PECVD 沉積 Si3N4
步驟 5: 在利用雙電子槍蒸鍍系統(Dual E-Gun Evaporation System)做金屬 Ni 膜的堆疊 2 nm，如圖 3-4。
圖 3-4 利用 E-Gun 鍍 Ni 金屬膜
步驟 6: 利用金屬快速退火(Metal RTA)，經過 550 ℃、60 s 的熱退火處理完成奈米晶 體的製作如圖 3-5、3-6，以及 SEM 圖與奈米點大小分佈圖，如圖 3-7。
SiO2
Si3N4
Ni Si3N4
SiO2
28
圖 3-5 此圖為金屬快速退火爐 AG-610
圖 3-6 經過 RTA 550 ℃、60 s 之後形成鎳奈米晶體(Ni-NCs)
圖 3-7 經過 RTA 550 ℃、60 s 之後形成 Ni-NCs 之 SEM 圖以及奈米點大小分佈圖，
而此 Ni-NCs 大小與密度，分別為 5~13 nm 與 5×1011 cm-2
Si3N4
SiO2
Ni-NCs
29
3-2 電容的製作流程 (The process flow of capacitor)
A. 電容製作之流程圖:
圖 3-8 電容製作之流程圖
30
B. 電容製作步驟:
實驗步驟如下:
步驟 1: 首先拿一片 P-type (100) Silicon wafer 先做 RCA Clean 的處理，如圖 3-9。
圖 3-9 P-type 晶片經 RCA Clean 處理
步驟 2: 經過 RCA Clean 之後，送進高溫水平爐 900 ℃乾式氧化成長(5 nm) SiO2當作 Bottom oxide layer，如圖 3-10。
圖 3-10 利用水平爐管長 Dry oxide
步驟 3: 經過乾式氧化成長 SiO2後，利用 N&K 薄膜測厚儀確認 SiO2的薄膜厚度，確 認後破片。
步驟 4: 確認薄膜厚度後，在利用電漿輔助化學氣相沉積系統(PECVD)沉積 3 nm 的 Si3N4 ，如圖 3-11。
SiO2
31
圖 3-11 利用 PECVD 沉積 3 nm 的 Si3N4
步驟 5: 在利用雙電子槍蒸鍍系統(Dual E-Gun Evaporation System)做 Ni 金屬膜的堆疊 2 nm，如圖 3-12。
圖 3-12 利用 E-Gun 鍍 Ni 金屬膜 2 nm
步驟 6: 經過金屬快速退火(Metal RTA) 550 ℃、60 s 的熱退火處理完成奈米晶體的製 作，如圖 3-13。
圖 3-13 經過 RTA 550 ℃之後形成鎳奈米晶體(Ni-NCs)
SiO2
Si3N4
Si3N4
SiO2
Ni
SiO2
Si3N4
Ni-NCs
32
步驟 7: 利用電漿輔助化學氣相沉積系統(PECVD)沉積 7 nm 的 Si3N4 包覆蓋在鎳奈米 晶體(Ni-NCs)上，如圖 3-14。
圖 3-14 利用 PECVD 沉積 7 nm 的 Si3N4
步驟 8: 利用雙電子槍蒸鍍系統(Dual E-Gun Evaporation System)打上高介電材料 Al2O3當作 Top oxide layer，分別為 5.5 nm 與 10 nm 兩條件厚度，如圖 3-15。
圖 3-15 利用 E-Gun 鍍上高介電材料 Al2O3
SiO2
Si3N4
Ni-NCs Si3N4
Si3N4
SiO2
Ni-NCs Al2O3
33
步驟 9: 鍍上高介電材料 Al2O3後，送進水平爐管(N2: 100%、400 ℃、30min)的退火，
目的是為了修補物理蒸鍍(PVD)製程中出現的缺陷(Defect)，使薄膜的品質更為緻密。
步驟 10: 在透過熱阻絲蒸鍍系統(Thermal coater)正鍍鋁電極 300 nm，如圖 3-16。
圖 3-16 利用 Thermal coater 鍍鋁 300 nm
步驟 11: 利用黃光微影製程定義出鋁電極的圖形。
步驟 12: 經過黃光微影製程定義出鋁電極後，在利用鋁蝕刻的溶液(H3PO4 : HNO3 : CH3COOH : H2O = 50 : 2 : 10 : 9)，加熱至 40~60 ℃後，將鋁蝕刻掉，而受到光阻保護 的地方則會保護 Al 不受蝕刻液侵蝕，如圖 3-17。
步驟 13: 把鋁蝕刻掉後，在浸泡在丙酮(ACE)中，將光阻去除。
Ni-NCs Al2O3
SiO2
Si3N4
Al
34
圖 3-17 將鋁蝕刻掉後的電容元件圖
步驟 14: 去除光阻後，拿棉花棒沾 HF 背塗 Wafer 背面去除 Native oxide。
步驟 15: 在利用熱阻絲蒸鍍系統(Thermal coater)背鍍鋁電極 300 nm，即為完成電容製 作，如圖 3-18。
步驟 16: 最後進行鋁燒結(Al Sintering)退火，即可作分析量測。
圖 3-18 利用 Thermal coater 背鍍鋁 300 nm
SiO2 Si3N4
SiO2
Ni-NCs Al Al2O3
Si3N4
Al2O3
Ni-NCs Al
Al
35
圖 3-19 電容片製作完成實體圖
3-3 元件的製作流程 (The process flow of device)
A. 元件製作之流程圖:
圖 3-20 元件製作之流程圖
36
B. 元件製作步驟:
實驗步驟如下:
步驟 1: 首先拿一片 P-type (100) Silicon wafer 先做 RCA Clean 的處理，如圖 3-21。
圖 3-21 P-type 晶片經 RCA Clean 處理
步驟 2: 經過 RCA Clean 之後，利用電漿輔助化學氣相沉積系統(PECVD)沉積 500 nm 的 SiO2 (Field isolation oxide )，如圖 3-22。
圖 3-22 利用 PECVD 沉積 500 nm 的 SiO2
37
步驟 3: 沉積 Field isolation oxide 之後，在利用低壓化學氣相沉積系統(LPCVD)沉積 100 nm 的 Amorphous Si，如圖 3-23。
圖 3-23 利用 LPCVD 沉積 100 nm 的 Amorphous Si
步驟 4: 利用黃光微影製程定義出十字對準點與 S/D 的區域，之後用 BOE 蝕刻液 Etch SiO2，如圖 3-24。
圖 3-24 定義 Source/Drain 區域
38
步驟 5: 定義出 Source/Drain 區域後，浸泡 ACE 去除光阻，再打 Implanted ( Phosphorus 35 KeV at 5 ×1015 cm-2 )，如圖 3-25。
圖 3-25 定義出 Source/Drain 區域後打 Implanted
步驟 6: 打完 Implanted 之後，送進水平爐管 Annealing ( N2、600 ℃、24 h )進行活化 讓 S/D 的區域形成 N+，以及讓原本非晶態矽經過熱處理後形成多晶態矽，如圖 3-26。
圖 3-26 Implanted 後，經退火活化處理(Activation)與多晶矽的形成
39
步驟 7: 活化完後，利用黃光微影製程定義出主動區(Activation area; AA 區)，再用 BOE 將多餘的 SiO2 蝕刻掉，如圖 3-27。
圖 3-27 定義主動區(Activation area; AA 區)
步驟 8: 利用電漿輔助化學氣相沉積系統(PECVD)沉積 SiO2/Si3N4厚度分別為 5 nm / 3 nm，如圖 3-28。
圖 3-28 利用 PECVD 沉積 SiO2/Si3N4 (5 nm/3 nm) film
40
步驟 9: 活化完後，利用黃光微影製程定義出沉積 Metal film 的區域，如圖 3-29。
圖 3-29 定義出沉積 Metal film 的區域
步驟 10: 定義出沉積 Metal film 的區域後，利用 E-gun 鍍上 Ni 金屬膜，如圖 3-30。
圖 3-30 利用 E-Gun 鍍 Ni 金屬膜 2 nm
41
步驟 11: 鍍上鎳金屬薄膜後，浸泡丙酮(Acetone)、Lift-off 去除光阻，如圖 3-31。
圖 3-31 浸泡丙酮(Acetone) 、Lift-off 去除光阻
步驟 12: 去除光阻後，利用金屬快速退火(Metal RTA)，經過 550 ℃、60 s 的熱退火 處理完成奈米晶體的製作，如圖 3-32。
圖 3-32 經過 RTA 550 ℃、60 s 之後形成鎳奈米晶體(Ni-NCs)
Ni-NCs
42
步驟 13: 鎳奈米晶體(Ni-NCs)形成後，利用電漿輔助化學氣相沉積系統(PECVD)沉積 7 nm 的 Si3N4 包覆蓋在鎳奈米晶體(Ni-NCs)上，如圖 3-33。
圖 3-33 利用 PECVD 沉積 7 nm 的 Si3N4
步驟 14: 利用 E-Gun 打上高介電材料 Al2O3靶材當作 Top oxide layer， 分別為 5.5 nm 與 10 nm 兩條件厚度，如圖 3-34。
圖 3-34 利用 E-Gun 鍍上高介電材料 Al2O3
Si3N4 Ni-NCs
Ni-NCs
43
步驟 15: 利用黃光微影製程定義出 Contact hole，然後先拿一測詴片浸泡 BOE 測蝕刻 速率，知道蝕刻速率後，再把元件浸泡於 BOE etch，接著送進水平爐管作(N2: 100% 、 400 ℃ 、30min) 的退火修補在製程上所產生的 Defect，使薄膜的品質更為緻密，如 圖 3-35。
圖 3-35 用 E-gun 疊上 Top oxide layer Al2O3後，並且挖開 Contact hole
步驟 16: 挖開 Contact hole 後，利用熱阻絲蒸鍍系統(Thermal coater)鍍上 300 nm 的鋁，
如圖 3-36。
步驟 17: 鍍上鋁之後，利用黃光微影製程把電極的區域定義出來(Define contact pad)。
步驟 18: 利用鋁蝕刻的溶液(H3PO4 : HNO3 : CH3COOH : H2O = 50 : 2 : 10 : 9)，加熱至 40~60 ℃後，將鋁蝕刻掉，而受到光阻保護的地方則會保護 Al 不受蝕刻液侵蝕，如 圖 3-37。
步驟 19: 把鋁蝕刻掉後，在浸泡在丙酮(ACE)中，將光阻去除。
步驟 20: 最後進行 Al Sintering 退火(385 ℃、30 min)，即可作分析量測，如圖 3-38。
Ni-NCs
44
圖 3-36 挖開 Contact hole 後，Thermal coater 鍍上 300 nm 的 Al
圖 3-37 元件橫剖面示意圖
Ni-NCs
Ni-NCs
45
圖 3-38 元件製作完成實體圖
3-4 實驗設備
表 3-1 實驗設備
實驗機台 功用
1 濕式工作台 (Wet bench) 晶片(矽或 III-V)之 RCA 清洗(含每個清洗 步驟，如煮酸、蝕刻、沖水等項)
2 黃光微影系統 (Lithography Systems) 光阻塗佈、曝光、顯影、預烤、軟硬烘烤
3 離 子 植 入 (Implanted) 摻雜
4 氧化擴散系統
(Oxidation & Diffusion Furnaces)
1.濕氧氧化、乾氧氧化及 N2O 氧化之氧化 層成長 (Dry & Wet oxidation）
2.各種金屬矽化物的形成 (Silicidation) 3.N-型，P-型的置入（Drive-in）
4.金屬鋁的退火（Al sintering）
5.磷的預置（POCl3 predeposition）
5 低壓化學氣相沉積系統 (LPCVD) 1.多晶矽及非複晶矽的沈積 2.氮化矽的沈積(Si3N4)
6 電漿輔助化學氣相沉積系統(PECVD) 成長 SiO2及 Si3N4等薄膜
7 熱阻絲蒸鍍系統
(Thermal Evaporation Coater) 薄膜蒸鍍(主要用於鋁金屬之蒸鍍)
8 雙電子槍蒸鍍系統
(Dual E-Gun Evaporation System) 薄膜蒸鍍
9 薄膜測厚儀 - n&k1200 檢測薄膜厚度
10 金屬快速退火爐 - AG-610 修補 Defect、Activation
11 IV & CV 量測 (Agilent 4156 & Agilent
4285) 電性量測分析
46
第四章
電容及元件量測分析與討論
4-1 電容量測與分析
本章節連接上一章的實驗所提到的，我們利用鎳金屬奈米晶體的形成條件，製作 出電容，由於構造相對簡單，因此可以驗證一些理論並且可以排除在多道黃光微影製 程後產生人為或機器的誤差，以下是對於電容各項條件的實驗分析。
4-1-1 電容能帶設計
在 2-1 文獻回顧的時候提到含有奈米晶體的元件皆是透過能帶設計讓奈米晶體發 揮電荷捕捉中心(Charge center)的功用。由於電容(Capacitor)是記憶體元件的前驅物，
因此我們利用電容的結構，簡單的來介紹我們得電容能帶的結構，以及讀寫時的能帶 變化示意圖。而本實驗的電容構造以及製作在 3-2 節的電容實驗流程中已經提過了，
依據每個材料不同特性設計出電容能帶示意圖，從本實驗採用的 High-k 材料 Al2O3 能隙(Bandgap)為 6 eV；Si3N4的能隙為 4.7 eV；SiO2的能隙為 9 eV；Al 電極的功函 數則為 4.2 eV，而本研究的主軸鎳金屬奈米晶體功函數約 5.15 eV，當電容在尚未加 電壓處於平衡狀態下的能帶圖，此時可以看到 Ni-NCs 所提供的深位能井，如圖 4-1。
圖 4-1 電容在上未加偏壓於平衡狀態下的能帶示意圖
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在前文 2-2-1 節所提到的利用 F-N tunneling 操作機制來彎曲能帶進行電子儲存在
Ni-NCs 裡面的寫入(Program)或是進行電子的抹除(Erase)；當施加一負偏壓時，電子 由鋁電極穿隧通過氧化鋁/氮化矽(ATB 結構)的上氧化層注入到 Ni-NCs 電荷捕捉中心 (Trapping centers)。利用 F-N tunneling 機制來彎曲能帶進行電子儲存在 Ni-NCs 裡面 的寫入(Program)或是進行電子的抹除(Erase)，其原理為利用電荷的進出電荷捕捉層改 變元件臨界電壓造成飄移，因而可有記憶―0‖或是―1‖兩種狀態的記憶體功能，因而達 到記憶體寫入與抹除(P/E)的目的。當電子儲存在鎳奈米晶體(Ni-NCs)的時候會造成位 能井的變化，此時如果電壓操作在出現 F-N tunneling 之下的時候，電子不會受到電 壓的影響而改變它所在的能階，我們稱此時量到的電壓值為 Read 的狀態。而圖 4-2 為 P/E 操作狀態能帶示意圖。
圖 4-2 電容能帶 P/E 操作狀態示意圖
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4-1-2 C-V 曲線比較
鎳金屬奈米晶體的電容成品的俯視圖，如圖 4-3，可以看到，由左到右的差別為 電極大小的不同從右邊的 50×50 μm2到右二為實驗主要量測的 100×100 μm2及左二的 200×200 μm2和最左邊所顯現的 300×300 μm2。平帶電壓公式如下：
ox
ss ms
FB C
- Q
V
1) - (4
其中Qss是等效的固定氧化物電荷，而ms則是金屬-半導體的功函數差。當一個奈米
記憶體電容做出來之後，ms和C 已經是個固定值，因此當 Qox SS 改變時會產生 VFB
的位移。C-V 曲線會隨著氧化物電荷的參數變化而顯現平行的移動，然而 C-V 曲線 會保持與理想特性相同的形狀。由本實驗量測的結果如下圖 4-4、圖 4-5，我們以兩 種不同上氧化層結構厚度及沒嵌入 Ni-NCs 的電容作為對照組，由此實驗結果可推測 我們的鎳奈米晶體(Ni-NCs)在電荷捕捉時主要為捕捉電子。而對照組可證明本論文中 的鎳奈米晶體(Ni-NCs)能有效的儲存電荷，從圖 4-4、圖 4-5 的兩種不同厚度差異來 看分別經過 ±10V 及±13 V 之間的掃描(Sweep)，可發現鎳奈米晶體(Ni-NCs)可以大約 開 4.2 V 的 Memory window，即△ VFB ≒4.2 V。
兩種結構厚度的差異，由於改變了上層氧化層的能帶間隙，以及主要影響穿隧的 厚度來自於第一層厚度所決定，能障的變小變短使得電子與電洞移動更為容易，操作 速度提升，還有加上第二章有論文解釋到 Si3N4跟金屬產生異質接面會幫助捕抓電荷，
雖然沉積的 Si3N4非常的薄，這都是可能的原因。後續也分別再量測 ±9 V、±11 V 及
±12 V、±14 V 作了些比較，同時也表示±9 V 及±12 V 掃描下對於之後量測其他特性 的干擾是較小的，如圖 4-4、4-5。
本小節也測詴了不同的電壓掃描所帶來的變化，可以明顯的看出當我們掃描的電 壓越大時，會使電荷儲存在 Ni-NCs 的量越多，造成 Memory Window 越大(ΔVTH↑)，
也可以看到電容對於負偏壓的反應比較明顯，也說明了 Ni-NCs 對於電子比較敏感。
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圖 4-3 電容成品的俯視圖(OM)
圖 4-4 不同偏壓對於 Ni-NCs 與 without Ni-NCs 的 C-V 圖對照組
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圖 4-5 不同偏壓對於 Ni-NCs 與 without Ni-NCs 的 C-V 圖對照組
4-1-3 臨界電壓的偏移比較 (Threshold voltage shift)
隨著閘極電壓逐漸加大，會使得電荷儲存在 Ni-NCs 的量越多，所以 Memory Window 越大(ΔVTH↑)，如圖 4-6、4-7 可以看出來，給予不同的閘極電壓，對於不同 厚度結構的電容，所產生的臨界電壓偏移就有明顯差異，從 9 V 以後非對稱結構的臨 界電壓偏移比較，發現上氧化層為 5.5 nm 厚比起 10 nm 厚的結構來的大許多，可以 從這裡比較出操作速度的差異。
圖 4-8、4-9 為在室溫時，對於不同厚度結構的電容施加 Stress 電壓 10 V 和 13V 在不同的持續時間，盡可能用最小的掃動(Sweep)電壓範圍作為量測臨界電壓的位置，
由於脈衝的持續時間受限於機台，所以無法量測到更準確位置，從兩種結構厚度的差 異 VTH對 Stress time 的 P/E 效率結果來看，固定閘極電壓，隨著 Stress time 的增加，
可以看出上氧化層 Al2O3 5.5 nm 厚的結構比起 10 nm 厚的結構臨界電壓的飄移來的大 ((ΔVTH↑)。從圖 4-8、4-9 所示，在持續時間 9 s 臨界飄移電壓位置分別約在 6 V 及 4.7 V，這段時間電子寫入的偏移較大，卻不是脈衝持續時間 6 s 與 7 s 這段臨界電壓的偏
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移最大，所以上氧化層 Al2O3 5.5 nm 電子與電洞在非對稱結構的穿隧機率高於在 10 nm 厚的結構，儲存電荷量到飽和的時間也遠比 10 nm 厚的結構電容元件來的更短暫 更快速，也意味著非對稱結構的電容元件運作時間短，操作速度快。
圖 4-6 VTH對 VG 的 P/E 效率量測(Top oxide layer Al2O3厚度為 5.5 nm)
圖 4-7 VTH對 VG 的 P/E 效率量測(Top oxide layer Al2O3厚度為 10 nm)
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圖 4-8 VTH對 Stress time 的 P/E 效率量測(Top oxide layer Al2O3厚度為 5.5 nm)
圖 4-9 VTH對 Stress time 的 P/E 效率量測(Top oxide layer Al2O3厚度為 10 nm)
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4-1-4 儲存電荷比較
根據圖 4-4、圖 4-5 可以推論並計算一個鎳奈米晶體(Ni-NCs)所帶的電荷，此時利 用下列的公式來算出我們電容每平方公分所帶的電荷總量在利用，從 FIB SEM 所擷 取的圖片中所估計到的奈米晶體密度即可得到每一個 Ni-NCs 捕捉電荷能力。
(4-2)
電極面積 100×100 μm2 奈米晶體密度為 5×1011 cm-2
經過不同的ΔVFB，可計算出每顆 Ni-NCs 儲存之電子電洞數量。
從每顆 Ni-NCs 的儲存電荷來看，在低操作電壓掃動(Sweep)的時候，非對稱結構上氧 化層 Al2O3 5.5 nm 厚的每顆鎳奈米晶體儲存電荷是明顯比 10 nm 厚的結構多出幾個電 子或電洞，這可能是結構影響了穿隧機率，使得電子或電洞容易儲存到 Ni-NCs。
表 4-1、電荷儲存量比較。
Al2O3 thickness
5.5 nm
Al2O3 thickness
10 nm Gate Area (μm2) 1002 1002 Stored Charge density (C/ cm-2) ~ 1.7×1012 ~ 1.2×1012
△ VFB (@- /+9V) 3 0.8
△ VFB (@- /+10V) 4.3 1.2
△ VFB (@- /+11V) 5 1.8
△ VFB (@- /+12V) 5.2 3
△ VFB (@- /+13V) 5.2 4.3
Each Ni-NCs stored electrons or holes (@- /+9V) 10 2 Each Ni-NCs stored electrons or holes (@- /+10V) 15 3 Each Ni-NCs stored electrons or holes (@- /+11V) 17 4 Each Ni-NCs stored electrons or holes (@- /+12V) 18 7 Each Ni-NCs stored electrons or holes (@- /+13V) 18 10
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4-1-5 資料保存度(Data Retention)比較
電荷保存能力一直是記憶體元件應用上最重要的參考能力之一，因為非揮發性記 憶體的基本要求，及是所寫入的資料要必頇能夠長時間保存，也就是我們將電荷困在 Ni-NCs 中來維持△ VTH的值，維持邏輯上―1‖和―0‖的判讀能力。
量測的步驟如下:
(1).首先找出 C-V 曲線的沒有開 Memory Window 的電壓(-5 V~+3 V)與(-8 V~+8 V)非 對稱結構電容確認其狀態不會造成大福電荷的移動。
(2).負方向給一稍大的電壓 Stress 一次(-10 V, 9 sec)與(-13 V, 9 sec)。
(3).縮小範圍掃 C-V 曲線(-5 V~+3 V)與(-8 V~+8 V) 非對稱結構電容確認有△ Vth。
(4).縮小電壓範圍掃其 C-V 曲線(-5 V~+3 V)與(-8 V~+8 V)非對稱結構電容。
(5).記錄電容值，每隔一段時間區間重複步驟 4。
(6).正方向一稍大的電壓再次 Stress(+10 V, 9 sec)與(+13 V, 9 sec)。
(7).縮小範圍掃 C-V 曲線(+5 V~-3 V)與(+8 V~-8 V)非對稱結構電容確認有△ VTH。 (8).縮小電壓範圍掃其 C-V 曲線(+5 V~-3 V)與(+8 V~-8 V)非對稱結構電容。
(9).記錄電容值，每隔一段時間區間重複步驟 8。
量測結果如圖 4-10、4-11 我們可以發現電荷仍然會隨著時間的增長而收斂，不
過從量測結果來看即使到 104 s，ΔVTH仍然有約 2.6 V 及 5.2 V 的大小而這個大小也已 經足夠被用來判別我們記憶體邏輯上―1‖和―0‖的狀態。
為了知道改變非對稱結構的可靠度如何，量測的目的是為了解當多次寫入與抹除
之後，穿隧氧化層是否還經得起考驗，會不會產生缺陷(Defect)，造成漏電情況，經
過 104次寫入與抹除的結果，可以看出非對稱結構的耐用度，都算是良好，臨界電壓
沒有太大的偏移，所以可以利用非對稱結構來改善運作速度以及降低操作電壓，且元 件會有好的可靠度。
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圖 4-10 Ni-NCs 電荷保存力(Top oxide layer Al2O3厚度為 5.5 nm)
圖 4-11 Ni-NCs 電荷保存力(Top oxide layer Al2O3厚度為 10 nm)
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4-2 元件量測與分析結果
本實驗製作出來的元件俯視圖，如圖 4-12，可以清楚的從旁邊的數字看出 channel 寬度(width)為 100 μm，長度(length)分別為 5 μm、10 μm、20 μm，而 Device 的上面 則為元件電容測詴區，可測詴在元件製程所製造出來的夾層電容是否可以正確工作。
圖 4-12 元件成品俯視圖
圖 4-13 Al2O3/Si3N4/Ni-NCs/Si3N4/SiO2/Poly-Si 堆疊結構穿透式 TEM 圖像
