Charge pumping

Icp量測的設置如下，閘極由Agilent 81110A提供脈衝波(方波，

1MHz)。，脈衝波的電壓設定為固定電壓振幅(V

amp

=1.5V)，改變基

底電壓(V

base

:-2.5V~0.5V)。此外，源極則是由Keithley 4200參數分 析儀提供ㄧ個固定偏壓(0.1V)，並測量俗稱charge pumping current 的基板電流(substrate current)。

第二章

不同複晶矽與氮化矽厚度對 元件特性的影響

2.1 引言以及動機

區域性應變矽通道(Local Strained Channel，簡稱 LSC)技術被證明 能夠有效地改善元件的驅動能力。這種技術是利用具有高壓縮性應變 的複晶矽閘極作為閘極電極，藉此能夠在元件上產生高擴張應變的通 道，這種技術只會對 nMOSFETs 有所影響。覆蓋一層高擴張的二氧 化矽層以及適當的回火製程，可以增加 n 型複晶矽閘極的壓縮應力。

另一方面，p 型通道並無法產生應變，主要原因在於經過硼離子佈植 後的複晶矽閘極不容易受到應力作用而伸展。所以區域性應變矽通道 能夠改善 nMOSFETs 的電流驅動能力，而且並不會使 pMOSFETs 的 特性衰退【32，33】。

在氮化矽應力層的應用上，除了改變複晶閘極的摻雜類型會改變 應變的形式之外，經過模擬出來的數據顯示，我們可以推斷改變複晶 矽閘極的厚度也能夠有效的提高氮化矽層對元件通道區域的應力大 小，進而改善元件的驅動能力【34】。在 nMOSFETs 中，利用一層擴

張氮化矽覆蓋層( tensile silicon nitride-capping layer )，可將擴張應力 傳導進 nMOSFETs 以增加電子移動率大約 20% 【35】。因此我們可 預見應變技術( Strain technology )對於先進閘極工程是非常有用的。

因此，在本章節中我們將利用區域性應變矽通道的技術來改善元 件的特性。我們將改變不同的 n 型複晶矽閘極厚度，並以此不同的閘 極厚度完成 nMOSFETs 元件。此外，也將配合不同的氮化矽覆蓋層 厚度來探討其元件在操作上的一些基本特性，以及分別討論不同的複 晶矽與氮化矽厚度對載子遷移率的影響。

2.2 實驗過程與條件

本實驗的步驟為電晶體nMOSFETs 製程，所有的製程均在國家奈 米實驗室中進行。基本的製程步驟列於圖2.1，下面則詳述nMOSFETs 製程內容。

實驗是採用p-型的六吋矽晶片，晶格方向<100>，阻質介於15~25 Ω-cm 之間。利用離子佈植及爐管擴散法形成P-well，離子佈植條件 (離子硼，BF2，能量為70 keV，劑量為 1.2×10¹³ions/cm²)。

P-type

1、Standard Clean

2、成長 Pad-Oxide(SiO₂)-350Å

2、 Field Oxide-5500Å 3、 以磷酸去除主動區 Si3N4

4、 完成 LOCOS 結構

5、 臨界電壓調整: B2 Implant，

45kev，4×10¹² ions/cm²

圖 2.1 nMOSFETs 實驗流程圖

P-type

SiN SiN TEOS

TEOS

6、 Substrate implant 7、 Anneal-1000℃-10 秒

4、Sputtering 標準四層金屬 （Ti/TiN/Al/TiN）

5、Pattern，定義 Metal pad，Metal etch

6、Sintering-400℃-30 分鐘

以氮化矽用來當作罩幕(Mask)用，藉著其不易被氧滲透的優點來 進行場氧化層(Field Oxide)的製作。接著進入微影(Lithography)及乾蝕 刻程序，使用第一道光罩，將主動區定義完成，此時再以離子佈植來 做Channel Stop，離子佈植條件(離子硼，BF2，能量為120 keV，劑量 為4×10¹³ions/cm²)。接著以高溫爐管成長一層約5500 Å 的場氧化層，

最後再以磷酸去除氮化矽。

之後再以離子佈植法進行硼摻雜，離子佈植條件(離子硼，BF2， 能 量 為 50keV， 劑量 為 7×10¹² ions/cm²) ， 此 離 子 佈 植 的 作 用 是 對 MOSFETs的臨界電壓做適當的調整。緊接的再進行一次硼摻雜，離 子佈植條件(離子硼，B，能量為45keV，劑量為4×10¹² ions/cm²)，此 離子佈植得作用是防止貫穿(Anti-Punch-Through)效應。

成長閘極氧化層的動作是在垂直爐管中進行，條件是使用純氧成 長的二氧化矽約22Å 。成長完之後，隨即開始疊上隨著沈積的反應進 行之內部摻雜N型複晶矽 (in-situ Poly-Silicon)，此N型複晶矽主要是 要用來排除因摻雜的雜質分布不均勻，所造成電性數據上的影響。成 長之厚度為實驗條件(詳見圖2.2(a))。複晶矽沈積完之後再緊接著沈積 一層TEOS (Tetra-Ethy-Ortho-Silicate) 500Å ，此TEOS為在S/D摻雜 時，能夠擋住閘極不被離子佈植所影響(即Hard Mask)。

接著用第二道光罩定義閘極，先用乾蝕刻機(TEL 5000)蝕刻Hard

Mask，再用TCP對Poly-Si做蝕刻。然後進行離子佈植，首先以離子佈 植法進行砷摻雜，離子佈植條件(離子砷，As，能量為8 keV，劑量為 1×10¹⁵ions/cm²)。此離子佈植的作用是為了做Source/Drain extension。

接下來覆蓋TEOS 1500 Å ，再以乾蝕刻機(TEL 5000)做非等向性的蝕 刻形成側壁空間層(Spacer)，側壁空間層蝕刻完之後由於先前的閘極 Hard Mask並沒有被去除，因此閘極能夠阻擋之後的離子佈植步驟。

緊接著再做一次高濃度的As離子佈植，能量為30 keV，劑量為6×10¹⁵ ions/cm²，此高濃度離子佈植目的是在於形成源極與汲極，最後用乾 蝕刻機(TEL 5000)做非等向性的蝕刻把閘極Hard Mask去除。

接著基極以中電流離子佈植，離子佈植條件：(離子BF2，能量為 40 keV，劑量為5×10¹⁵ions/cm²)，之後將全部的摻雜(Dopant)活化 (Activation)，條件為快速熱製程1000℃ 10 秒。

接著在晶片的表面沈積一層氮化矽(Si3N4)，沈積此層薄膜主要是 要用來產生區域性應變(Local Strain)，成長之厚度為實驗條件(詳見圖 2.2(b))。之後再氮化矽表面沈積一層 TEOS 4000 Å ，用來隔絕金屬與 金氧半元件的隔絕材料。第四道光罩用來製作接觸孔（Contact Hole）

的圖案，由於本實驗的覆蓋層共有兩層，因此分成兩階段蝕刻步驟。

首先以乾蝕刻機(TEL 5000)與 BOE 進行 TEOS 層的蝕刻，接著再利 用乾蝕刻機(TEL 5000)進行氮化矽(Si3N4)蝕刻，最後用熱磷酸再一次

對氮化矽層蝕刻，以確保氮化矽層有完全去除乾淨。之後進行四層金 屬(Ti/TiN/Al-Si-Cu/TiN)的物理氣相沉積（PVD）。最後一道微影製 程是定義金屬墊（Metal Pad）的圖樣，使用 ILD-4100 來完成蝕刻金 屬以及光阻的去除。最後一個步驟就是將完成的元件，送入高溫爐 管；以攝氏 400 度的溫度做 30 分鐘的燒結（Sintering），使金屬層 與矽基板的接觸更為密合，減少串聯電阻或漏電流的發生機率。燒結 完後，電晶體製程即告完成。

(a)

Poly-Si : 220nm、150nm

Si

3

N

4

capping layer :

250nm、170nm、100nm

2.3 結果與討論

2.3.1 電容-電壓 (C-V) 基本特性

電容的量測是以HP 4284 分析儀在高頻(1MHz)的電壓-電容分析 中所獲得。所有曲線的量測都是由反轉區到累增區，量測尺寸為 W/L=20μm/20μm。由公式

OX OX

OX

T

C    A

(2.1) 【36】

其中C_OX為電容值【單位： F (法拉)】，ε

ox

是絕緣體介電係數【二 氧化矽為3.9×8.85×10^-14 F/cm】，A是指量測的電容面積 【單位：cm²】。 利 用這 個公 式所 求 得的 閘極 介電層 厚度 (T_OX) 為 等 效 氧 化 層 厚 度 (Equivalent Oxide Thickness，EOT)。

圖 2.3(a) 為量測複晶矽 220nm 和不同氮化矽厚度的電容值，圖 2.3(b) 則為複晶矽 150nm 和不同氮化矽厚度的電容值。表 2.1 則是將 所有條件之電容值換算成等效氧化層厚度。由圖 2.3 及表 2.1 可以發 現所有的條件，在等效厚度上幾乎是一樣的。不過要是嚴格來說複晶 矽 150nm 與複晶矽 220nm 兩者之間的等效厚度，彼此相差約 0.5Å ， 但是差距甚小，因此對於等效氧化層厚度上的差異在之後的討論中將 不被列入考量。

V

_G

-V

_TH

(V)

表 2.1 不同實驗條件之等效氧化層厚度

2.3.2 不同氮化矽厚度對元件基本特性與載子遷移率 的影響

圖 2.4(a)(b)為在複晶矽 220nm 以及複晶矽 150nm 的情況下，不同 氮化矽厚度對元件通道長度的轉移電導比較圖形。由圖 2.4(a)來說，

我們可以看出在通道長度越小的條件下，氮化矽厚度的變化對轉換電 導的影響會越趨明顯。此外，圖 2.4(b)也有相同的現象，因此之後的 討論將針對通道元件長度最大(L=10μm)與最小(L=0.4μm)的條件來做 比較。

Poly-Si 220nm

SiNX 250nm SiNX 170nm SiNX 100nm W/O

C_ox (pF) 6.2981 6.300 6.2921 6.3214

EOT(Å ) 21.920 21.914 21.941 21.840

Poly-Si 150nm

SiNX 250nm SiNX 170nm SiNX 100nm W/O

Cox (pF) 6.1216 6.1459 6.1423 6.1864

EOT(Å ) 22.552 22.464 22.477 22.317

Poly-Si 220nm

Gate Length (m)

1 10

Gate Length (nm)

1 10

圖2.5(a)、(b) 為量測各個實驗條件的0.4μm、0.6μm、1μm、2μm 以及10μm這五種通道長度尺寸的MOSFET各十點，之後再以10μm這

個尺寸為基準點，將所有尺寸的值減去基準點的值所求得平均的臨限 電壓差 (ΔVTH)的圖形。就圖2.5(a) 而言，我們可以發現在複晶矽 220nm的條件下，氮化矽覆蓋層的厚度越厚，其短通道效應會越嚴 重。我們推測這是因為Strain的應力作用，使得通道區域的傳導帶 (Conduction Band)分裂，所以金屬-半導體功函數差(ψms)以及反轉時 所需電壓(2ψfn)等參數會改變。因此，在通道長度越小Strain的作用越 大的情況下，會造成較嚴重的短通道效應。另一方面，由圖2.5(b) 也 可以發現在複晶矽150nm的條件下，氮化矽覆蓋層的厚度越厚也會有 相同的現象。此外，我們比較兩種複晶矽厚度的條件，可以發現複晶 矽150nm的短通道效應會比複晶矽220nm來的嚴重。

Gate Length (m)

1 10

 V

TH

(V )

-0.20 -0.15 -0.10 -0.05 0.00

SiN_X 250nm SiN_X 170nm SiN_X 100nm W/O Poly-Si 220nm

圖 2.5 (a) 複晶矽 220nm 和不同氮化矽厚度之短通道效應比

較圖

Gate Length (m)

V

_G

-V

_TH

(V)

圖2.7(a) 表示出在複晶矽150nm的條件下，不同氮化矽厚度的驅 動電流圖形 (W/L=10μm/0.4μm)，我們可以看出在不同的氮化矽厚度 中，氮化矽250nm顯然擁有較大的元件驅動能力，而由元件驅動電流 公式

 

²

2

2

_OX ^{GS TH}

S iO

D

V V

LT

I  W  

式(2.3) 【36】

W (Width) 為通道寬度，L (Length) 為通道長度，μ (Mobility) 為 載子遷移率，VGS、VTH為閘極電壓以及臨限電壓。由公式中，在寬長 比、介電係數、等效氧化厚度以及VGS-VTH固定下，可以發現氮化矽 250nm具有較大的驅動電流，所以推測氮化矽250nm在nMOSFETs元 件中擁有較好的載子遷移率。另外，由圖2.7(b)可以發現元件尺寸在 W/L=10μm/10μm的情況下，反而是沒有氮化矽覆蓋層的條件會有較 佳的電流驅動能力，所以也可以推測在大尺寸的元件中，沒有氮化矽 覆蓋層會擁有較大的載子遷移率。

Drain Voltage (V)

0.0 0.5 1.0 1.5 2.0 2.5 3.0

Drain Curr ent ( mA)

0

Drain Voltage (V)

0.0 0.5 1.0 1.5 2.0 2.5 3.0

Dr ain Cu rre nt (mA)

0.00

量測 Charge pumping method 來觀察在氧化層與矽基座界面缺陷。不 過為了不受漏電流影響，而準確地萃取介面狀態密度的值。我們依據 漏電流不會因為頻率影響而改變的特性，於是將高頻量測的數據 (1MHz)扣掉低頻量測的數據(100KHz)，藉此可有效的消除掉漏電流 造成的影響【37、38】。進而利用 Charge pumping method 來計算出介 面狀態缺陷量(Nit)

qfA

N

_it

 I

^cp 式(2.4) 【38】

I

cp 是 Charge pumping 測 量 的 電 流 ， q 是 (fundamental electronic charge)，f是頻率，A是面積。所以，在基板和閘極介面層的缺陷數量 是可以容易地被判斷出來。圖2.8(a) 為複晶矽150nm條件下，不同氮 化矽厚度之Charge Pumping Current (W/L=10μm/0.4μm)，所以由圖形 以及公式2.4來推測，可以發現沒有氮化矽覆蓋層的條件有最小的介 面狀態缺陷量，而有氮化矽覆蓋層的條件會因為應力的拉扯，造成介 面缺陷的數量增加。不過，我們反而發現沒有氮化矽覆蓋層的條件其 載子遷移率是最差的，因此我們推測元件的載子遷移率在小線寬時，

區域性應變所造成的載子遷移率之影響遠大於缺陷數量對遷移率的 影響。此外，由於氮化矽250nm所產生的應力最大，照理說缺陷的數 量應該也會是最高的。不過，我們可以發現在複晶矽150nm時，氮化

就是氮化矽250nm。因此，我們推測在沈積氮化矽層時，會通入NH3

Base Voltage (V)

-2.5 -2.0 -1.5 -1.0 -0.5 0.0 0.5

Icp

1MHz

-Ic p

100KHz

(pA )

0

Pumping Current (W/L=10μm/0.4μm)

Base Voltage (V)

-1.4 -1.2 -1.0 -0.8 -0.6 -0.4 -0.2 0.0

Icp

1MHz

-Icp

100KHz

(nA)

0

Pumping Current (W/L=10μm/10μm)

圖2.9(a) 表示在複晶矽220nm條件下，不同氮化矽厚度的轉換電 導圖形 (W/L=10μm/0.4μm)，由圖可以看出，在氮化矽250nm的條件 下，因為伸張應力的增加，載子遷移率會比氮化矽厚度較薄的條件來

V

_G

-V

_TH

(V)

圖2.10(a) 表示出在複晶矽220nm的條件下，不同氮化矽厚度的驅

圖2.10(a) 表示出在複晶矽220nm的條件下，不同氮化矽厚度的驅

在文檔中 氮化矽之區域性應變對N型金氧半電晶體之影響 (頁 16-0)