第三章 電路設計與 HSPICE 模擬
3.2 HSPICE 電路模擬
本研究使用 HSPICE 電路模擬軟體分析我們所設計的 AQC 表現，其中 SPAD 以圖 2-12 中的等效電路替代，並代入量測先前實驗室開發的 SPAD 成品得到的各項參數：崩 潰電壓 VBD = 9.7 V、內阻 RSPAD = 100 Ω、接面電容 CSPAD = 1 pF、陰極至 GND 寄生電 容 CS = 0.5 pF。另外，我們在 AQC 訊號輸出端 Vout添加一級 inverter 作為輸出緩衝級，
目的是整理訊號並保護量測儀器，因此偵測系統真正的訊號輸出端為 output buffer 的輸 出端 Vo。
我們設計的 AQC 偵測系統如圖 3-4 所示，供操作的輸入端有五處：Vdd 提供 AQC 中 PMOS 所需要的高電位；GND 則為 NMOS 提供低電位以及提供 SPAD 的 substrate 接
地；Vhold-off負責調控回復電路中電容的充電電流大小，進而控制系統的 hold-off time；
施加在 PMOSload源極端的 Vbias與施加在 SPAD 陽極端的 Vcc 一同將 SPAD 操作在崩潰 電壓 VBD之上，兩者必須經由適當的調整讓 SPAD 陰極端的電位變化範圍控制在 AQC 系統能偵測並回復初始狀態的能力之內。綜合上述 AQC 設計、SPAD 等效模型、輸出 入端安排，HSPICE 模擬用電路如圖 3-4 所示。
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圖3-4、AQC 示意圖
3.2.2 AQC 行為分析
我們設定操作條件 Vdd = 1.2 V、Vhold-off = 0 V、Vbias = 0.8 V、Vcc = −9.25 V，模擬 1 ns 時發生崩潰，並於 2 ns 時因 SPAD 上超額偏壓過低無法維持而崩潰截止；觀察 AQC 系統輸出端 Vo、SPAD 陰極端 Vout、回復電路輸出端 Vbuffer和控制 transmission gate 開關 狀態的 PMOS 閘極端 VTG四點電位，如圖 3-5 所示。
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圖3-5、AQC 操作波形模擬圖
由模擬圖可知，SPAD 的陰極端 Vout在初始階段維持高電位 0.80 V，意味著 SPAD 被確實操作在 VBD之上，超額偏壓 0.35 V，而輸出至量測儀器的訊號 Vo維持在低電位 0 V。經過 1 ns 時我們使 SPAD 等效模型中的開關導通，模擬 SPAD 被觸發產生崩潰的情 形，當崩潰發生後 Vout由高電位以指數型態下滑至 0.45 V，也代表 SPAD 上的超額偏壓 下滑至 0 V，使得崩潰電流無法維持而截止，同時 Vo轉換至高電位接近 1.2 V，讓量測 儀器偵測到崩潰發生。
經過 2 ns 時，我們設定崩潰因 SPAD 的超額偏壓過低截止，緊接著回復系統開始運 作。VTG由高電位切換到低電位，意味著 transmission gate 開啟，讓 Vbuffer端可以影響 Vout端；另一方面，因為我們將 hold-off time 設定在最小，Vbuffer端電位也在 2 ns 處開始 上升，並於約 3 ns 處之後將 Vout端電位拉升至初始階段應有的高電位，同時 Vo也回到 低電位，完成一回合崩潰訊號波形。隨後 VTG切換回高電位，關閉 transmission gate，將 Vo與稍後由高電位降回低電位的 Vbuffer隔離開來，至此，AQC 完全回復初始狀態。
此例中，由儀器量測到的崩潰訊號總長 3 ns，但從 Vout分析 SPAD 一回合崩潰包含 截止時間 1 ns 及回復時間 2.42 ns，總耗時 3.42 ns，此為系統真正的 dead time。
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3.2.3 調變 Vhold-off
圖 3-3 的回復電路中，Vhold-off端負責掌控替延遲用電容充電的電流大小，意即調整
Vhold-off可調變回復電路的反應時間，也就能控制偵測步驟中 hold-off time 的長短。我們
首先確認回復電路的運作情形，模擬條件：Vdd = 1.2 V、延遲用電容 = 20.28 fF，此為 0.18 µm 製程所允許的最小 MIM 電容。輸入端為圖 3-3 中的 Inverter 2、輸出為 Vbuffer， 我們模擬 1 ns 時 Inverter 2 由低電位升為高電位，2 ns 時再由高電位降為低電位以觀察 Vbuffer端表現。
圖3-6、不同 Vhold-off下回復電路輸出波形模擬圖
我們分別就 Vhold-off = 0.4 V、0.5 V、0.6 V、0.7 V 觀察該點所操作的 PMOS 控制回 復電路能力。從不同 Vhold-off條件下，回復電路的輸出波形﹙圖 3-6﹚得知，我們確實可
a. Vhold-off = 0.4 V b. Vhold-off = 0.5 V
c. Vhold-off = 0.6 V d. Vhold-off = 0.7 V
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透過 Vhold-off調控 Vbuffer由低電位轉換高電位的延遲時間：當輸入訊號 Inverter 2 切換後，
在 Vhold-off = 0.4 V 的條件下，Vbuffer從高電位轉為低電位的延遲時間為 0.4 ns，低電位轉
高電位的延遲時間則為 1.6 ns；當 Vhold-off = 0.6 V，後者增長為 5 ns；Vhold-off = 0.7 V 時 更增長為 21.6 ns，可見 Vhold-off提升幅度越高，延遲效果越大。但同時 Vbuffer由高電位切 換低電位的延遲時間則維持不變，意味著當其應用在 AQC 內部時，回復階段完成後
Vbuffer總是能迅速回到初始狀態，符合我們的需求。
接著我們模擬調變 Vhold-off對整套 AQC 表現的影響。模擬條件如下：Vdd = 1.2 V、
Vbias = 0.8 V、Vcc = −9.25 V，SPAD 於 1 ns 時發生崩潰，並於 2 ns 時截止，觀察 SPAD 陰極端電位 Vout及 AQC 系統輸出端電位 Vo。
圖3-7、不同 Vhold-off下 Vout及 Vo波形模擬圖
由圖 3-7 中，Vhold-off = 0.4 V、0.5 V、0.6 V、0.7 V 的條件下可見 hold-off time 確實
隨著 Vhold-off升高而增長，且 Vhold-off越高增長幅度越大。由 Vout波形可知，調變 Vhold-off
a. Vhold-off = 0.4 V b. Vhold-off = 0.5 V
c. Vhold-off = 0.6 V d. Vhold-off = 0.7 V
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並不影響 1 ns 至 2 ns 之間的 SPAD 截止時間，也不影響回復時 SPAD 陰極端電位的拉升 速度，但當 hold-off time 延長，SPAD 上的跨壓可進一步降低至 VBD之下，SPAD 的接面 電容及寄生電容持續放電，直到 Vout 降至回復系統的 GND 電位 0 V。我們可以觀察
Vhold-off與 Vout端 dead time 長度間的關係，如圖 3-8 所示。
-0.1 0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8
0 5 10 15 20 25
Dead Time (ns)
Vhold-off (V)
圖3-8、Dead time 對 Vhold-off變化模擬圖
3.2.4 調變 Vbias
Vbias連接 PMOSload的源極，因為崩潰電流產生前 PMOSload源汲兩端電位相近，因 此我們希望透過 Vbias，在崩潰發生前施加正偏壓於的 SPAD 陰極端，而 Vcc 則負責施加 負偏壓於 SPAD 的陽極端，兩者合力將 SPAD 操作在 VBD之上，如圖 3-1 所示。除了提 供足夠的超額偏壓，Vbias和 Vcc 也應該維持適當的搭配，使得 SPAD 的陰極端電位運作 在可被輔助電路系統偵測的範圍內，以順利啟動 AQC 運作。我們在此模擬不同 Vbias對
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偵測系統的影響，模擬條件：Vdd = 1.2 V、Vhold-off = 0 V、Vcc = −9.25 V，SPAD 於 1 ns 時發生崩潰，並於 2ns 時截止崩潰，觀察 SPAD 陰極端電位 Vout及 AQC 系統輸出端電 位 Vo。
圖3-9、不同 Vbias下 Vout及 Vo波形模擬圖
圖 3-9 分別展示了 AQC 系統在 Vbias = 0.6 V、0.8 V、1.0 V、1.2 V 條件下的運作情 形。當 Vbias改變，SPAD 陰極端電位 Vout的初始值隨之更動，代表我們確實可透過 Vbias 且隔著 PMOSload指定施加在 SPAD 陰極端的正偏壓。比較四個條件可發現，施加的正偏 壓不同，主要影響回復階段的波形，這是因為替 SPAD 充電的電位 Vbuffer來自替輔助電 路供電的 Vdd 而不像 PQC 直接來自 Vbias，因此當 Vdd 與 Vbias間有落差時，輔助電路會 試圖將 Vout充電至 Vdd，但當 Vout升至足以改變輔助電路狀態、關閉 transmission gate、
中斷回復電路輸出端 Vbuffer對 SPAD 繼續充電，如果此時 Vout電位高於 Vbias ，便會回落 至 Vbias，反之則補足至 Vbias。
a. Vbias = 0.6 V b. Vbias = 0.8 V
c. Vbias = 1.0 V d. Vbias = 1.2 V
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雖然不論何種情況，Vout最終都將回復至初始狀態，但因此時 Vout已經接近 Vbias， 導致電位變化緩慢，如果下一次崩潰發生時 Vout尚未回復至 Vbias，將造成崩潰發生當下 超額偏壓偏離設定值，雖仍能正常運作，卻會影響實際應用時的崩潰次數。例如圖 3-9 中 Vbias = 0.6 V 及 1.2 V 都出現 Vout偏離 Vbias的時間過長的情況，必須盡量避免；而在 Vbias = 0.8 V 的條件下，Vbuffer對 SPAD 停止充電時，Vout已相當接近初始狀態 Vbias，因 此是個適合實際操作的偏壓條件。
3.2.5 調變 Vcc
Vcc 負責供給 SPAD 陽極端負偏壓。SPAD 發生崩潰後，兩端的偏壓並不必要低於 VBD，只須讓接面電流小至一定程度即可截止崩潰現象，因此崩潰現象在 SPAD 偏壓低 於 VBD之前便會結束──這意味著 Vcc 加上 VBD即約為 Vout在崩潰階段的終止點。我們 模擬 Vcc 對偵測系統的影響，模擬條件如下：Vdd = 1.2 V、Vhold-off = 0 V、Vbias = 0.8 V，
SPAD 於 1 ns 時發生崩潰，並於 2 ns 時截止崩潰，觀察 SPAD 陰極端電位 Vout及 AQC 系統輸出端電位 Vo。
圖 3-10 分別展示了 AQC 系統在 Vcc = −9.10 V、−9.20 V、−9.30 V、−9.40 V 條件下 的運作情形。由圖中可驗證 Vo於崩潰階段結束時的落點確實會隨 Vcc 改變而平移，在 Vcc = −9.10 V 的條件下，因為 Vo的變化量不足以啟動 AQC，因此其表現等同於 SPAD 串聯一 PMOS 的 PQC 系統；同時，output buffer 也未能正常呼應 Vout而動作，因此 Vo 見不到正常幅度的訊號波形。適合操作的範圍在 Vcc = −9.20 V 之後，但實際操作時仍 須小心，防止過深的 Vcc 導致超額偏壓過高而使得崩潰電流無法截止的情況發生。
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圖3-10、不同 Vcc 下 Vout及 Vo波形模擬圖