由於非晶矽薄膜電晶體的元件結構與操作方式和傳統MOSFET相似，所以要 分析非晶矽的薄膜特性或者是與絕緣層間的缺陷問題可以藉由金屬-絕緣層-半 導體（MIS）的電容結構來簡化量測上的問題。在本節中將建立MIAS結構的非 晶矽電容在不同操作狀態下的等效電路模型，並在之後章節驗證其正確性，最後 應用在TFT元件分析上。
在此研究中我們使用友達光電所提供的非晶矽MIAS電容做為研究的元件，
其結構為圖5-1所示。在圖5-1中為了避免橫向電流（lateral current flow）對電容 分析所造成的影響，在結構設計上除了上電極的面積有所不同其餘的面積皆相同 [15]。要建立非晶矽MIAS電容等效電路模型之前，了解此結構的操作與物理上 的特性是首要的工作，所以必須先對於此結構所對應的能帶圖有所概念。圖5-2 為n型非晶矽為主動層的MIAS電容在處於空乏區狀態下的能帶圖。在非晶矽的 MIAS電容中，因為非晶矽的低載子遷移率（mobility）與高缺陷能態密度（trap density of state）特性會使MIAS電容中半導體層的電阻比一般MIS電容使用單晶 半導體來的大，於是非晶矽材料本身的電容響應與電阻特性在MIAS電容量測分
析時必須被考慮進相對的等效電路模型。基於非晶矽的物理特性並且依照不同的 操作情 況下 我們 將等 效電路 模型 依照 電容 在不同 操作 狀態 下表示 於圖 5-3 (a)~(c)，其分別表示MIAS電容操作在堆積區(accumulation)、空乏區(depletion)、
完全空乏區（fully depleted）的等效電路模型。其中CSiN 代表絕緣層的幾何電容 (此處為SiNX)， Ca-Si 與Ra-Si 分別表示非晶矽的幾何電容與電阻。 CD 代表空乏 區的電容，CS 與 RS 則分別代表非晶矽與絕緣層的介面缺陷(interface state)所反 應的電容與其載子響應時間所反應的電阻。在圖5-3 (a)中，因為當電容操作在 accumulation region時有大量的電子經由電極注入並累積在非晶矽與絕緣層的介 面，於是介面能態與深層缺陷所反應的電容與電阻此時可以被忽略，所以此時的 等效電路模型只有絕緣層與非晶矽串聯並且主導電容隨頻率變化的特性。由圖 5-3 (a)的模型中可以預期，當MIAS電容操作在accumulation region的狀態下將有 一明顯的電容-電阻時間常數(RC time constant)對頻率響應，而這RC響應是來自 於非晶矽本身高阻抗特性，所以當電容操作在此區域時將可以藉由等效電路模型 得到此時非晶矽薄膜的特性。圖5-3 (b)則為MIAS電容操作在空乏區狀態下的等 效電路模型。在此電路模型中，Ca-Si與CD的電容值分別與未被空乏的非晶矽層厚 度與空乏區的厚度成正比，這是因為當電容操作在空乏區區域時並不會產生多於 電荷累積在非晶矽中，於是未被空乏的非晶矽電阻將會正比於未被空乏的非晶矽 層厚度。由上述的推論空乏區的電容與未被空乏的非晶矽電容可以藉由圖5-2表 示如下:
)
0A/(D W
CaSi r 5.1 W
A
CD r0 / 5.2 如圖5-2所示，式5.1與5.2中D為全部的非晶矽層的厚度，W則為空乏區的寬度。
當元件操作在空乏區時，因為此時的自由電子與介面缺陷所抓的電子量可以相互 匹配，所以這時的介面缺陷電容就無法忽略且必須被考慮到整體的等效電路模型 中。然而這時在非晶矽中較深層的缺陷所反應的電容-電阻時間響應在我們的實
驗中仍然被忽略，因為由文獻中可以得知，處於深層缺陷的電子在室溫下電容對 頻率的反應約為0.1 Hz遠小於我們實驗機台所可以量測到的範圍[16-17]。因此當 元件操作在空乏區時，電容隨頻率應有兩個反應區域，分別來自介面缺陷的RC time constant與未被空乏的非晶矽的RC time constant。一般而言使用在薄膜電晶 體中的主動層厚度大約在200 nm左右，所以在大的逆向偏壓下足使得全部的非晶
(A) Accumulation region
5.3 (B) Depletion region
5.4 其中
5.5 5.6 5.7 (c) Fully depleted region
5.8
由以上的方程式中，可以預期在accumulation region與depleted region的電容-電壓
2 2 2
量測將隨頻率有所響應，但是在fully depleted region則不會隨頻率而有所變化。
接著我們將利用本節中所提出的MIAS電容在不同操作區域下的等效電路模型應 用在實際的MIAS電容上並且驗證模型的正確性。