亞東技術學院
資訊與通訊研究所
碩士學位論文
應用 SI 及 EMI 模擬之高速
FPGA 發展電路板設計
High-speed FPGA Development Board
Design with SI and EMI Simulation
研究生：蕭琪勝
指導教授：蕭如宣
誌 謝
本論文能順利完成，首先要感謝蕭如宣教授的指導，在研究期間 不斷的教導與指導和提供良好的研究環境，讓我在專業領域上有突破 性的發展。而在生活上，處處叮嚀提醒我們的生活作息，並教導我們 在求學時的態度以及為人處事的道理。 此外還要感謝長庚大學電子工程系的鄭明哲教授以及台北科技 大學電子工程系李宗演教授，感謝兩位口試委員在論文上給予的評鑑 與指導，讓學生能順利畢業，感謝黃榮浩老師與林益辰學長給與軟體 上的指導與概念，以及對於訊號完整性的知識幫助，過程中也感謝同 學亞生與智宏在學習中互相激勵，感謝實驗室的好友兼學弟士弼、耿 賢及柏緯給我生活上的資訊與討論。亦感謝好友癸辰與佳玲等在休息 的時間內給我許多快樂與歡笑。 最後，感謝我最重要的家人，父親蕭清泉、母親彭瑞嬌、三阿姨 彭麟媛以及兄長蕭怡龍的支持與訓誡，因為家人的支持讓我在學習上 能夠專心學習，並完成研究所論文獲得碩士學位，謝謝你們!摘要
隨著嵌入式開發平台(Embedded Development Platform)的工作時 脈越來越高，因此高速電路(High-Speed)需求比例越來越重要，而訊 號在高速電路中傳輸時會因在訊號完整性(SI, Signal Integrity)以及電 磁干擾(EMI, Electromagnetic Disturbance)上遇到相當重要的問題，而 這些問題的產生，會導致系統上的錯誤，因此本文研究在高速電路前 提下設計符合嵌入式開發平台，做訊號完整性和電磁干擾模擬與佈 局。該嵌入式開發平台選用Altera Cyclone III EP3C40F780 晶片搭載 Micron MT47H32M16HR 的 512MB DDR2 晶片，使用 Cadence Allegro PCB Design 16.3 佈局軟體，Cadence Allegro PCB SI 16.3，其中依據 Altera 與 Micron 提供的 IBIS Models 晶片參數進行訊號模擬，之後 使用NEC EMIStream 來檢測 EMI 規範，藉此輔助佈局設計規範，作 為改善高速PCB 板設計信號完整性與 EMI 的重要研究依據。
ABSTRACT
With the embedded development platform work in increasing the frequency, therefore high-speed circuit demand an increasingly important, and signal transmission in high-speed circuits due to signal integrity (SI) and Electromagnetic Inference (EMI) confronted with very important issue, and these problems will lead to system errors. This article designed to meet the high-speed printed circuit embedded development platform for the purpose of doing signal integrity (SI) simulation for placement and layout design, EMI checking for layout improved design. This embedded development platform equipped with Altera Cyclone III EP3C40F780 chip and Micron MT47H32M16HR of 512MB DDR2 chips, using Cadence Allegro PCB Design 16.3 layout software and Cadence Allegro PCB SI 16.3 SI software, signal simulation is based on Altera and Micron's IBIS Models support the simulation parameters, and then through the NEC EMIStream tool checking EMI specifications, to enhance the layout design specifications, to improve for high-speed PCB design signal integrity and EMI important research basis.
目 錄
誌謝 ... I 摘要 ... II Abstract ... III 目錄 ... IV 表目錄 ... VI 圖目錄 ... VII 第一章 緒論... 1 1.1 研究簡介與動機 ... 1 1.2 研究方法 ... 1 1.3 論文結構 ... 2 第二章 高速電路設計理論 ... 3 2.1 SI ... 3 2.2 傳輸線 ... 5 2.3 IBIS Model ... 15 2.4 電源平面共振 ... 17 2.5 EMI(電磁干擾) ... 18 第三章 高速電路板設計與規劃 ... 20 3.1 開發平台架構設計 ... 20 3.2 FPGA 晶片選取 ... 213.3 記憶體晶片選取 ... 22 3.4 PCB 電路設計 ... 22 3.5 PCB 佈局設計 ... 25 3.6 SI Pre-sim 模擬 ... 27 3.7 SI Pre-sim 模擬結果與討論 ... 45 第四章 PCB 佈局 SI 模擬 ... 48 4.1 PCB 佈局 SI 模擬流程 ... 48 4.2 PCB 佈局 SI 模擬結果與討論 ... 62 第五章 EMI 防治分析與設計 ... 63 5.1 EMIStream ... 63 5.2 EMIStream 13 項的規則檢核 ... 63 5.3 平面共振 ... 71 5.4 EMISteam 分析實務 ... 72 5.5 EMIStream 分析結果與討論 ... 83 第六章 結論與未來展望 ... 91 參考文獻 ... 93 附錄A DDR II [0/1] Pre-sim 與 Post-sim 模擬波形資料 ... A-1
表 目 錄
表3-1：Micron MT47H 系列處理數據數率規格表 ... 22 表3-2：Micron DDR II 位址線規格表 ... 22 表3-3：EP3C40 腳位資訊(部分) ... 24 表 3-4：波形數據(圖 3-24) ... 38 表 3-5：波形數據(圖 3-27) ... 40 表 3-6：波形數據(圖 3-30) ... 42 表 3-7：波形數據(圖 3-33) ... 44 表 3-8：DQ15 Pre-sim 眼圖波形數據(圖 3-35) ... 45 表3-9：訊號邏輯準位範圍認定 ... 46 表3-10：Overshoot/Undershoot 準位範圍認定 ... 46 表3-11：DQ 時序範圍表 ... 47 表4-1：圖 4-10 的 Post-sim 波形數據 ... 53 表4-2：波形數據(圖 4-12) ... 54 表4-3：圖 4-14 波形的激勵波形模擬數據 ... 56 表4-4：圖 4-16 的眼圖數據 ... 57 表4-5：波形數據(圖 4-18) ... 59 表4-6：圖 4-19 的波形數據 ... 60 表4-7：波形數據(圖 4-21) ... 61 表4-8：Address 時序範圍表 ... 61圖 目 錄
圖 2-1：理想的訊號電壓波形……… 4 圖 2-2：實際的訊號電壓波形……… 4 圖 2-3：數據傳送時序圖……… 4 圖2-4-1：微帶線………5 圖2-4-2：微帶線的輻射示意圖………6 圖2-5-1：帶狀線………6 圖2-5-2：帶狀線的輻射示意圖………6 圖2-6：高速時傳輸線內部寄生參數………7 圖2-7：微帶線與特性阻抗計算公式………8 圖2-8：帶狀線與特性阻抗公式………8 圖2-9：反射原理(繩波) ………9 圖2-10-1：反射原理(傳輸線) ………10 圖2-10-2：反射原理(傳輸線阻抗) ………10 圖2-11：Overshoot/Undershoot 現象………11 圖2-12：振鈴現象………12 圖2-13：單調性/非單調性上升現象……… 12 圖2-14：Crosstalk 的電感耦合和電容耦合示意圖………13 圖2-15：源頭電路與受害電路………13 圖2-16：進端與遠端串音………14圖2-17：遠端與近端電容耦合 ... 15 圖2-18：遠端與近端電感耦合 ... 15 圖2-19：IBIS Model 結構 ... 16 圖2-20：眼圖結構 ... 16 圖2-21：眼圖的抖動、電壓雜訊、高度及寬度 ... 17 圖2-22：差模示意圖 ... 19 圖2-23：共模示意圖 ... 19 圖3-1：FPGA 發展開發平台 ... 21 圖3-2：PCB 電路設計流程圖 ... 23 圖3-3：EP3C40F780 接腳分佈圖 ... 24 圖3-4：EP3C40F780 實體佈局元件 ... 25 圖3-5：Micron MT47H 實體佈局元件 ... 26 圖3-6：FPGA 發展開發平台板框大小 ... 26 圖3-7：Cyclone III 與 DDR II 擺放圖... 27 圖3-8：曼哈頓距離舉例圖 ... 28 圖3-9：SI Pre-sim 流程圖 ... 29 圖3-10：設定 Differential Pair ... 29 圖3-11：設定各 pin 的內訂模型 ... 30 圖3-12：設定連接參數(未佈線與佈線規格) ... 31 圖3-13：設定模擬時標準參數 ... 31
圖3-14：Database Setup Advisor ... 32 圖3-15：板材疊層結構設定 ... 32 圖3-16：Identify DC Nets 參數設定 ... 33 圖3-17：設定預設被動元件數值 ... 33 圖3-18：SI Models 設定... 34 圖3-19：DRAM_CK 訊號線相關資訊 ... 34 圖3-20：對 DRAM0_CK 進行 SigXplorer 拓撲模擬 ... 35 圖3-21：FPGA 與 DDR II 的 CLK 訊號拓撲圖... 36 圖3-22：設定模擬工作參數 ... 36 圖3-23：設定輸出端輸出波型 ... 37 圖3-24：CLK(P/N)在 266MHz 時的 Pre-sim 結果 ... 37 圖3-25：FPGA 與 DDR II 新擺放位置(距離較近) ... 38 圖3-26：FPGA 與 DDR II 的 CLK(P/N)新拓撲圖 ... 39 圖3-27：CLK(P/N)在 266MHz 時的新 Pre-sim 結果 ... 39 圖3-28：選擇訊號 DQ15 進行拓撲模擬 ... 40 圖3-29：FPGA 與 DDR II 的 DQ15 拓撲圖 ... 41 圖3-30：DQ15 在 266MHz 時脈模擬時的 Pre-sim 結果 ... 41 圖3-31：設定 DQ15 眼圖所傳送的資料 ... 43 圖3-32：DDR II 輸入時脈規格 ... 43 圖3-33：DQ15 工作在 533MHz 時的眼圖訊號 Pre-sim 結果 ... 44
圖3-34：DQ15 的 Eye Mask 設計 ... 44 圖3-35：DQ15 Pre-sim 眼圖模擬結果 ... 45 圖3-36：Overshoot 準位範圍 ... 46 圖3-37：Undershoot 準位範圍 ... 46 圖3-38：DQ 訊號時序波形準位範圍圖 ... 47 圖4-1：電路佈局完成圖 ... 48 圖4-2：Post-sim 模擬設定參數流程圖 ... 48 圖4-3：對 DDR II 的 CLK(P/N)進行拓撲抽取 ... 49 圖4-4：FPGA 與 DDR II 佈局後 CLK(P/N)拓撲圖 ... 50 圖4-5：差動傳輸線在佈局時所出現長度差距 ... 50 圖4-6：FPGA 至 DDR II CLK(P/N)差動傳輸線參數 ... 50 圖4-7：FPGA 至 DDR II CLK(P/N)單端傳輸線參數 ... 51 圖4-8：U1 時脈設定 ... 51 圖4-9：檢查與設定工作週期與工作時脈 ... 52 圖4-10：FPGA 至 DDR II CLK(P/N)訊號的 Post-sim 波型圖 ... 52 圖4-11：DQ15 傳輸線佈局後拓撲圖 ... 54 圖4-12：DQ15 佈局後工作時脈為 266MHz 波形圖 ... 54 圖4-13：DQ15 工作時脈為 533MHz 的激勵波形設定 ... 55 圖4-14：DQ15 工作在 533MHz 時的激勵波形模擬 ... 55 圖4-15：DQ15 Eye mask ... 56
圖4-16：DQ15 訊號線眼圖分析 ... 57
圖4-17：A10 傳輸線佈局後拓撲圖 ... 58
圖4-18：A10 佈局後工作時脈為 266MHz 波形圖 ... 59
圖4-19：A10 工作時脈為 266MHz 的激勵波形設定 ... 59
圖4-20：A10 工作在 266MHz 時的激勵波形模擬 ... 60
圖4-21：A10 Eye mask ... 60
圖4-22：A10 訊號線眼圖 ... 61
圖4-23：Address 訊號線波形準位範圍 ... 61
圖5-1：Trace crossing over power and ground planes ... 65
圖5-2：Discontinuities of return current path ... 65
圖5-3：Trace length ... 66
圖5-4：Number of via ... 66
圖5-5：Trace near plane edge ... 67
圖5-6-1：Differentail mode (DM) ... 67
圖5-6-2：Common mode(CM) ... 68
圖5-7：SG 走線 ... 68
圖5-8：Filters on a trace connected to a connector ... 69
圖5-9：Differential Pair check ... 69
圖5-10：Cross-talk ... 69
圖5-12：Grounding vias along to ground-plane edge ... 70
圖5-13：Decoupling capacitor placement ... 71
圖5-14：平面共振分析(出處 明智科技) ... 71 圖5-15：EMIStream 分析流程 ... 72 圖5-16：PCB Layout Top 層 ... 73 圖5-17：PCB Layout GND 層 ... 73 圖5-18：PCB Layout Vcc 層 ... 74 圖5-19：PCB Layout Bottom 層 ... 74 圖5-20：設定 Stackup ... 75 圖5-21：Net property ... 76 圖5-22：Component property ... 76
圖5-23：Set Associating Rules ... 77
圖5-24：1GHz 工作環境下之平面共振分析 (未加 Decouple Capacitor) ... 83 圖5-25：平面共振分析曲線圖(未加 Decouple Capacitor) ... 83 圖5-26：800MHz 工作環境下之平面共振分析(未加 Decouple Capacitor) ... 84 圖5-27：1GHz 工作環境下之平面共振分析 (加 Decouple Capacitor) ... 84 圖5-28：平面共振分析曲線圖(加 Decouple Capacitor) ... 85
圖5-29：選擇 11 項 EMI 分析項目 ... 86 圖5-30：11 項 EMI 分析後結果圖 ... 86 圖5-31：11 項 EMI 分析結果提示圖 ... 87 圖5-32：增加部分左上區域 Vias 之後再分析結果圖 ... 87 圖5-33：修改部分 Plane 之後再分析結果圖 ... 88 圖5-34：大幅度修改後再分析結果圖 ... 88 圖5-35：將全部問題修改後再分析圖 ... 89 圖5-36：以電源 Trace 線解決問題後再分析圖 ... 89
第一章
緒論
1.1 研究簡介與動機 隨著高速電路技術發展迅速，許多 IC 晶片都能支援超過 100MHz 的資料傳輸，因此這樣技術應用在FPGA 開發平台上，將對未來進行 程式撰寫有更大的擴展空間，但是因為高速電路在印刷電路板(PCB) 上會產生許多高頻輻射的干擾，如反射、振鈴、串音(crosstalk)及瞬 間切換雜訊(SSN，Simultaneous Switching Noise)等等，導致在電路板 上訊號完整性設計的挑戰越來越艱難。同時，為了縮短產品的開發時 間，往往必須要求電路設計一次成功，這對設計高速印電路板人員是 一大挑戰。此時就需要訊號完整性(SI)模擬分析，在生產之前就掌握 住高速PCB 設計該注意的地方，讓成功機率大幅提高。除此之外， 還有電磁干擾模擬(EMI)，但現今的產品不單單只要產品工作正常， 還要求產品的輻射不能過高，希望能順利通過各項安規，因此EMI 的模擬分析也是不可或缺的。 在印刷電路板中進行高速傳輸，速度高達100Mbps，從高速電路 的設計來講，要作到嚴峻的匹配(阻抗與時序)以滿足訊號完整性，因 此本文以高速電路為前提下，應用SI 與 EMI 軟體模擬與驗證來設計 高速FPGA 開發平台。 1.2 研究方法 本文為了瞭解在高速電路上的訊號研究，使用Allgero PCB SI 配 合IBIS Models 作訊號模擬依據，電路規劃時依據 IBIS Models 作 Pre-sim 模擬，用 Pre-sim 模擬結果數據進行探討分析該訊號線特性， 做為電路佈局參考依據，電路佈局完成之後以 Post-sim 模擬，來探討佈局前後的差異性對訊號完整性的影響，也清楚了解該佈局訊號線確 實符合SI 規範。 隨後，以EMIStream 作 EMI 相關對策的分析，對電路板上的電 源平面共振與電磁干擾進行檢查，並據此檢查結果數據進行修改來有 效抑制EMI 干擾。 1.3 論文結構 本文共分為六章，第一章為緒論，內容包括研究簡介、研究動機 與方法的陳述。第二章介紹高速電路設計理論，說明訊號完整性與電 磁干擾的形成原因以及各樣訊號問題的影響和描述。第三章為高速電 路板設計與規劃，說明高速電路設計時的各項準備與流程，並在該章 最後以Pre-sim 模擬後數據，來探討對電路規劃的重要性。第四章為 PCB 佈局 SI 之 Post-sim 模擬流程與結果探討，內容主要是針對佈局 完成的電路進行Post-sim 模擬，討論 Post-sim 與 Pre-sim 模擬之間的 差異性，探討佈局方法對訊號品質的影響。第五章為EMI 防治分析 與設計，內容包含EMIStream 軟體的介紹，以及各項分析設定、分析 以及分析結果探討。第六章將所有模擬數據成果作一結論與未來展望 說明。
第二章
高速電路設計理論
本研究在高速電路中進行模擬，首先要了解電路設計在高速時要 注意哪些影響，這些影響中主要是因為訊號在高速下無法保持訊號完 整性。因此，本章節以訊號完整性為重點來說明各項因素，其中在眾 多的因素中都與傳輸線息息相關如反射(Reflection)、振鈴(Ringing)及 串音(Crosstalk)等等，此外還有電源之間的雜訊等等的問題也都會在 本章節一一解釋。本章 2.1 節探討訊號完整性，2.2 節說明傳輸線， 2.3 節解釋 IBIS 模型，2.4 節說明電源平面共振，最後 2.5 節探討 EMI 問題。 2.1 訊號完整性 SI(SIGNAL INTEGRITY) 訊號完整性[4][5][12]是指訊號在傳送時的質量，一具有良好訊號 是指當需要工作的時候，電壓將會在適當時間內達到需要的電位數 值。非良好的訊號完整性通常不是由某一單獨因素導致的，可能像是 疊層結構以及傳輸線中許多因素共同引起的。主要的訊號完整性問 題，包括有反射(Reflection)、振鈴(Ringing)、串音(Crosstalk)、瞬間同 時交換雜訊(Simultaneous Switching Noise: SSN)以及電源平面之間的 接 地 彈 跳 (Ground Bounce) 、 電 源 彈 跳 (Power Bounce) 等 雜 訊 [4][5][6][7][8]。除此之外，還有其他的電磁相容性或電磁干擾（EMC/ EMI）等問題[13]，都可能導致訊號波形失真。 在理想的電性訊號，邏輯訊號是 1 或 0，這是在理想中的參考電 平(如圖 2-1 所示)，而實際訊號會因為反射、串音和電源震盪等不同 的因素造成訊號波形畸變(如圖 2-2 所示)。邏輯訊號是 1 或 0 判定， 是在輸入接收端判讀，若電壓高於參考值的 VIH 被認定是邏輯高電圖 2-1 理想的訊號電壓波形 圖 2-2 實際的訊號電壓波形 當訊號保持在一邏輯電位時，電源端和接地端引發電壓波動來干 擾，導致邏輯錯誤，訊號瞬間下降至模糊區(如圖 2-1 的 Blue Zone)， 會導致切換時間誤判，嚴重時甚至會引起系統故障。 在一連串的0 與 1 的字元所組成連續電壓波形，接收端為了要獲 得波形的數據，通常是控制時脈訊號，所引發的上升緣或下降緣來擷 取數據，如圖2-3 所示[9]。 圖 2-3 數據傳送時序圖 從圖 2-3 數據時序圖可以得知數據從驅動端到達接收端時，會增 加一段模糊時間(tflight)，因此必須等訊號穩定下來到非模糊邏輯狀 態，接收端才能進行正確存取，但這樣有可能會導致訊號延遲，任何 延誤的訊號或波形失真的訊號，都會導致數據傳輸失敗的風險。縮短
模糊時間在高速電路設計上，是一項重要工作與挑戰。 綜合這些類型的干擾造成的故障，當系統一旦建立後就很難診斷 和解決。因此，認清這些問題為首要條件，必須在問題發生之前解決， 進而減少開發時間，降低成本。本研究為此將進一步探討這些物理特 性所引起的現象，將透過電氣模型分析和模擬，了解其發生原因，進 而規劃如何避免這些問題發生。 2.2 傳輸線(Transmission Line)
微帶線(Micro-strip Lines)和帶狀線(Strip Line)是印刷電路板中最常 見的兩種類型傳輸線[5][6]。 微帶線: 位在印刷電路板最外層的導體(Conductor)作為傳輸訊 號，經一介電物質(Dielectric)連接一整片平面（Voltage Plane 或 Ground Plane），如圖 2-4-1 所示。 圖2-4-1 微帶線 微帶線是印刷電路板上以RF 製作方式壓制而成，因此可容許比帶 狀線較快的邏輯訊號。但因位在印刷電路板最外側，導致訊號層會因 RF 輻射干擾工作環境，如圖 2-4-2 所示，除此之外此傳輸線並無其他 明顯缺點。
圖2-4-2 微帶線的輻射示意圖 帶狀線：訊號線走線方式為在兩個planes（Voltage 或 Ground）之 間，如圖2-5-1 所示。 圖 2-5-1 帶狀線 因為位於兩個實體平面之間所以帶狀線可達到較佳之 RF 幅射抑 制，但是因為訊號層介於兩個平面之間，而兩平面之間會有電容性耦 合,會導致高速訊號之邊緣速率(edge rate) 的降低。使用帶狀線主要是 為了對內部傳輸線的RF 發射能量進行屏蔽，這樣可使射頻幅射有較 佳之抑制能力，如圖2-5-2 所示。 圖 2-5-2 帶狀線的輻射示意圖
2.2.1 特性阻抗(characteristic impedance) 特性阻抗也稱特徵阻抗，其符號為 Z0 。傳輸線的特性(特性阻抗) 是由導體(Conductor)的幾何形狀與介電係數來決定。訊號在傳輸線中 傳遞時，會因為傳輸線中特徵阻抗的不連續或不匹配(mismatch)，而 造成訊號的部份反射(Reflection)，進而產生雜訊(noise)，因此傳輸線 的特徵阻抗的控制就相當重要。 當在高速情況下，傳輸線不再是只有單純傳送訊號，而是因為高 速導致成傳輸線的寄生參數發生，其等效模型如下圖 2-6 所示 [7][8][9]。 圖2-6 高速時傳輸線內部寄生參數 Ｒ：用電阻來代表轉換為熱的能量損耗，與導體本身與電鍍物質有 關，其單位為Ω /m； Ｇ：用電導來表示電流在介電材料內的損耗，其單位為1/Ωm； Ｌ：用電感來描述磁能，與導體大、中、長、短、粗、細有關，其 單位為H/m； Ｃ：用電容來描述電能，與介質的結構，介電常數有關，其單位為 F/m；
這裡的 R,L,C,G 都是含有單位長度的電阻、電容、電感及電導， 不同於一般的電阻、電容、電感及電導，它們的單位，也可稱為阻抗、 感抗、容抗及導納。 微帶線的特性阻抗[7]: 圖 2-7 微帶線與特性阻抗計算公式 W: 傳輸線寬度 H: 傳輸線與平面高度 T: 傳輸線厚度 εr:介電係數 從上圖的公式可得知微帶線的W 寬度、T 厚度和 εr介電係數越大 Z0值就會越小，相對的H 傳輸線與平面高度越大 Z0值就會越大。 帶狀線的特性阻抗[7]: 圖2-8 帶狀線與特性阻抗公式
W: 傳輸線寬度 H: 傳輸線與平面高度 T: 傳輸線厚度 B: 介電質厚度 εr:介電係數 從上圖的公式可得知帶狀線的W 寬度、T 厚度和 εr介電係數越大 Z0值就會越小，相對的H 傳輸線與平面高度越大 Z0值就會越大。 2.2.2 反射 (Reflection) 反射[4][5][7][11]是訊號完整性裡，首先遇到的訊號變化行為，當 訊號在傳輸線進行傳播時，一旦有訊號感受到的傳輸線暫時性阻抗發 生變化，那麼必將有反射問題發生。本文將以下列兩種簡易圖來說明。 圖 2-9 將訊號作為繩波來說明反射的情形。當訊號(入射波)由傳 輸線(細繩)傳輸到達目的地，但是會有一部分被反射回來。其原因為 傳輸線在傳送訊號時，遇到阻抗的變化(粗繩)將導致某些能量(反射波) 反射回源頭，其餘能量(穿射波)仍將繼續往前傳輸。
圖2-10-1 反射原理(傳輸線) 圖 2-10-2 反射原理(傳輸線阻抗) 如圖 2-10-1 所示淡綠色區塊為參考平面是 GND 或者 Vcc[5]，ㄧ 般而言它是用來當作訊號的返回路徑。深綠色和紅色則是傳輸線，S1 比較寬，S2 較窄；如圖 2-10-2 所示 S1 和 S2 的阻抗分別為 Z1：50Ω 與Z2：25Ω，因此在交接處出現了阻抗不連續。當訊號傳輸到此時， 就會有反射的情況發生。 通常傳輸線大小形狀、穿孔(Via)、訊號經過連接器之間等的不連 續因素，都會導致反射問題發生。我們只能將反射影響降到最低，避 免讓邏輯訊號的雜訊容忍度(Noise Margin)過低，不然會造成元件誤 動作。
2.2.3 Overshoot/Undershoot
圖 2-11 為訊號產生反射後在接收端所看到的訊號波形[9]。如果 在上昇邊緣(Rising Edge)上，電壓超過邏輯高電位 (Voltage High)，就 稱它為 Overshoot 或 Overshoot High。相對，在下降邊緣(Falling Edge) 上，若電壓低於邏輯低電位(Voltage Low)，則稱為 Undershoot 或 Overshoot Low。如果 Overshoot 或 Undershoot 太大，超過接收端 IC 可容許的輸入電壓範圍，便可能對IC 造成破壞。
圖2-11 Overshoot/Undershoot 現象
2.2.4 振鈴(Ringing)
此外，我們在圖2-12 所示，可發現在 Overshoot 之後，訊號波形 有振鈴的現象，這現象會使得接收端 IC 輸入的雜訊容許度(Noise Margin)降低。Overshoot 的最低電壓準位減去 VIH Min，為邏輯 Hi 的雜訊容許度(Noise Margin High)。VIL Max 減去 Undershoot 的最高 電壓準位，為邏輯Lo 的雜訊容許度(Noise Margin Low)。當這振鈴訊 號多了其他雜訊，則可能使得接收端 IC 判斷邏輯切換的錯誤，導致 整個系統的功能錯誤。
圖 2-12 振鈴現象 2.2.5 單調性(Monotonic)上升或下降 當訊號作準位轉換時，隨輸入時間增加時，其相對應的輸入電壓 跟著上升，稱此現象為單調性(monotonic)上升[9]。反之，相對應的輸 入電壓跟著下降，稱此現象為單調性下降，除此外，當輸入時間增加 時，其相對應的輸入電壓出現上升和下降震盪不穩的狀態，稱此現象 為非單調性(non-monotonic)，如圖 2-13 右邊所示。 圖2-13 單調性/非單調性上升現象
2.2.6 串音 (Crosstalk) 圖2-14 Crosstalk 的電感耦合和電容耦合示意圖 Crosstalk 也可以叫 Xtalk，中文可稱為串音或是串擾。串音是因兩 條訊號線之間高速下產生的耦合，高速訊號線之間引發電感耦合和電 容耦合引發傳輸線噪聲。 如下圖 2-14 所示。 在印刷電路板中，引發串音的線路稱爲源頭電路[11]。被串音干 擾的線路稱爲受害電路，如圖 2-15 所示。受害電路中的串音訊號都 可被分爲向前串音訊號(Forward crosstalk)和向後串音訊號(Backward crosstalk) ， 又 稱 近 端 串 音 (near-end crosstalk, NEXT) 和 遠 端 串 音 (far-end crosstalk, FEXT)[6]。
圖2-16 進端與遠端串音
如何分辨近端串音和遠端串音，可由圖 2-16 所示，主要視受害電 路之耦合電流(coupled noise current)，往近端或遠端流動而定。當源 頭電路發射訊號從 A 到 B 時，往近端流動時因與發射訊號傳播方向 相反，所以能量是在近端 C 持續出現。反之，往遠端流動的成份， 因與發射訊號傳播方向相同，所以能量是在遠端D 出現。 串音的電感耦合和電容耦合[11]在近端串音和遠端串音所影響的 方式是不一樣的[5]，圖 2-17 與圖 2-18[9]2.20 中可看出，電容耦合雜 訊不管是近端或遠端，都以正電壓(凸起)的形式出現，且遠端耦合雜 訊的凸起高度和傳輸線間距成反比。電感耦合雜訊近端以正電壓(凸 起)的形式出現，但遠端以負電壓(凹陷)的形式出現，且遠端耦合雜訊 的凹陷深度和傳輸線長度成正比。
圖2-17 遠端與近端電容耦合 圖2-18 遠端與近端電感耦合
2.3 IBIS Model
IBIS 全 名 為 輸 入 / 輸 出 緩 衝 資 訊 規 範 ( Input/Output buffer information specification) ，它是一種基於 I/V 曲線的對 I/O BUFFER 快速準確建模的方法，可反映晶片驅動端和接收端電氣特性的國際標 準。 IBIS 提供兩條完整的 V-I 以及 V-T 曲線，以及在文字內容中有驅動端 輸出阻抗、上升/下降時間及輸入負載端等參數，在 I/O 非線性方面提 供準確的模擬，同時考慮封裝部分的 RLC 寄生參數[14]，如圖 2-19 所示，非常適合做振盪和串音等高速電路設計中的計算與模擬。 訊號完整性中可用IBIS 模型分析的訊號完整性問題包括：反射、 串音、振鈴、Overshoot、Undershoot、不匹配阻抗、傳輸線分析、拓 撲結構分析。
圖 2-19 IBIS Model 結構
2.3.1 眼圖(Eye Diagram)
使用IBIS Model 可以看到各訊號的 Eye Diagram (眼圖) [23]，功 能主要是以檢視訊號傳輸時的三個時段，用八種不同的時序排列方式 來建構出圖形，如下圖 2-20 所示。因形狀像人的眼睛而被稱為眼圖。 圖2-20 眼圖結構 眼圖功能可以檢視訊號品質，可查看眼高(Eye Height)、眼寬(Eye Width)、抖動(Jitter)以及電壓雜訊(Voltage Noise)如圖 2-21 所示。 在 訊 號 中 會 與 理 想 時 間 有 所 誤 差 ， 這 種 現 象 我 們 稱 為 抖 動
(Jitter)，抖動發生的原因通常是因串音(Cross-talk)、同時切換輸出 (Simultaneously Switching Outputs)，以及其它週期性發生的干擾訊號。
眼高用來查看訊號接收器的 VIH 和 VIL 必須位於何處，才能正 確地對資料取樣，因此訊號轉換的品質越好，眼圖中間的白色空間越 大。 眼寬可用來查看訊號在某段的時間內訊號線所呈現穩定的時 間，這樣可以了解許可的保存時間和建立時間有多少。 圖2-21 眼圖的抖動、電壓雜訊、高度及寬度 2.4 電源平面共振 電源平面層中的Vcc 層與 GND 層，在這兩平面間形成平面共振， 當 IC 工作狀態快速切換，對於電源供應系統在層與層間的寄生元 件，會使電源平面間產生暫態壓降，即所謂接地彈跳雜訊，影響系統 對邏輯運作的正確性。在印刷電路板中，電源平面可視為平行板波導 結構，電源平面間的接地彈跳雜訊使得電源平面共振，因而造成電磁 輻射，為了抑制接地彈跳雜訊，會在印刷電路板中利用電源層切割設 計來減少電路之間的電源匯流排雜訊耦合。
2.4.1 電容
對於電源平面雜訊可以使用電容來作為抑制方法，電源電路中主 要使用大型電容(Bulk Capacitor)與耦合電容(Decouple Capacitor)居 多。主要用在三種電路部分：平面(power 及 ground)，元件，內部電 源連接。 Decoupling 電容為了在資料高速轉換時，能及時提供 DC 電壓及電流給元件讓元件正常操作。電容處在最大負載狀況下，就是 當元件的訊號接腳同時切換時。而在 IC 旁的去耦電容其特質為容量 小、頻寬高，目的在於提供 IC 開關時的瞬間脈衝電流，但這些電容 也需補充瞬間所損失的電荷量，這就必須藉由 PCB 電源輸入端的大 型電容(Bulk)來補充電荷量，因此，同時運用 Bulk 及 Decoupling 的 適當搭配應用對IC 電源部分能提供有較佳的改善[4][6][9]。去耦合電 容能將高速元件產生在電源平面上輻射能量迅速移除。所以，去耦合 電容放置位子，越靠近元件效果會越好。 Bulk Capacitor: 最大負載下，所有訊號腳同時切換時，對元件保持 其 DC 電流及電壓穩定，提供電路的能量儲存以維持所需之電流及電 壓。可提供元件一個本地化的 DC 電源，可防止電路板上電流突衝 對元件的傷害。 2.5 EMI(電磁干擾)
電磁干擾（ Electromagnetic Interference 簡稱 EMI）[13]，電子產 品中之電磁能量經由傳導或幅射方式傳播出去的過程。傳導干擾係指 通過導電介質(如傳輸線)把一個電路上的訊號耦合 (干擾)到另一個 電路。輻射干擾係指干擾源通過空間把其訊號耦合(干擾)到另一個電 路。在高速印刷電路及系統設計中，高速訊號線、 匯流排電路的接
電磁波並影響本身系統或其他系統內的正常工作。 2.5.1 輻射 PCB EMI，指印刷電路板的電磁輻射干擾，這干擾可分為兩種類 型:差模輻射與共模輻射[7][13]。 差模輻射:如圖 2-22 所示，傳輸線中兩根靠近的導線傳輸差模（去 和回）訊號電流。輻射場可以耦合到這個電路，並在兩條傳輸線之間 感應出差模干擾輻射。這樣可以用中間層的方式將輻射給耦合，或者 以兩條訊號線中間有一條地屬性的傳輸線，以及外圍用地屬性的傳輸 線包圍兩條訊號線，以便增加兩條訊號線的返回路徑。 共模輻射: 如圖 2-23 所示，傳輸線中兩根靠近的導線，傳輸電流 都以同一方向流動，即為傳輸線上的共模電流。共模電流會因外部電 磁場耦合影響到傳輸線、接地參考面和設備與地連接的各種阻抗形成 返回路徑。因此，如果接地平面(參考面)和傳輸線之間產生的電壓雜 訊將會引起電磁場耦合，也是引起輻射的因素。面對共模輻射可以將 參考面獨立，讓共模輻射的面積減少，可避免共模輻射擴大。 圖2-22 差模示意圖 圖2-23 共模示意圖
第三章 高速電路板設計與規劃
本章主要建立一套符合SI 與 EMI 規範的高速電路板設計之模擬與 驗證程序。首先，擬定好高速開發平台的硬體架構的目標，確定之後 依照設計的架構，收集資料了解晶片接腳的詳細資訊後，再建立各個 元件的資料庫供電路設計與佈局使用，當電路設計規劃完成後，才能 進行隨後的模擬與驗證程序，使該高速電路板設計能符合 SI 與 EMI 規範。 3.1 開發平台架構設計 本文研究「應用SI 及 EMI 模擬之高速 FPGA 發展電路板設計」， 所以電路設計必須符合在高速電路板信號下能穩定正常運作為目 標。該平臺的設計重點，主要以DDR II 與 SOPC 系統作結合應用， 來實現高速SOPC 嵌入式雛型系統之設計、測試與驗證，並朝多功能 的開發平台設計發展，所以將平臺設計成DDR II 與 SOPC 結合之多 功能開發平臺。如圖3-1 電路所示，它包含 SOPC 晶片、DDR II、Flash、SD Card 插槽、USB2.0 通訊埠、並列通訊埠(JTAG)以及 GPIO(0~4)資料傳輸 I/O 等等。
由架構圖上可以了解整體的電路，由FPGA 晶片為核心向各元件 做連結。主要的工作時脈(Clock)為 125MHz，由振盪晶體(Oscillator) 產生並輸出至核心FPGA，再經由 FPGA 內部 PLL 電路產生工作時脈 266MHz 配至記憶體 DDR II。
圖3-1 FPGA 發展開發平台
DDR II 一共兩顆(一顆資料寬度為 16 位元)可將兩顆 DDR II 合為 一組 32 位元之記憶體，以提供 32 位元資料寬度存取，儲存容量為 256MB，兩顆可合併為 512MB 儲存容量；Flash 晶片可用來儲存作業 系統，運用於開機系統；FTDI 晶片與 MAX 3000A 晶片做結合，來 實現下載軟硬體電路晶片。
3.2 FPGA 晶片選取
在市面上所販售的 FPGA 晶片種類繁多，推出廠商有 Altera 和 Xilinx，但以 Altera 所推出的晶片、開發軟體(Quartus II)及支援廠商 整合性與操作性堪稱比較完善，所以選擇 Altera 公司的晶片為主，而 且該公司的以Cyclone III 系列晶片是支援 DDR II 的初階入門晶片， 可與開發軟體Quartus II 配合，內部 I/O 支援 SSTL-1.8 標準速度可達 400Mbps，以及有 Series OCT 以便加強訊號完整性控制，以 Cyclone III 系列可分為十種不同規格，其中以 EP3C40F780 的晶片 I/O 數量 多，而價位不會太貴，所以最後選擇Altera EP3C40 的晶片。
3.3 記憶體晶片選取 Micron 是製作記憶體的主要供應商，容易在各家 IC 零件商取 得晶片，對日後取得較為便利。Micron 有許多記憶體晶片可以選擇， 本文選用Micron MT47H 系列 DDR II SDRAM，因為只要做實驗研 究選擇價位最低的編號-37E 記憶晶片，如表 3-1 與 3-2 所示，為 Micron DDR II 相關官規格表。 表 3-1 Micron MT47H 系列處理數據數率規格表 表3-2 Micron DDR II 位址線規格表
此外Quartus II 開發軟體支援 Micron 32Megx16 DDR II 的開發 碼，能在硬體完成時及時作功能檢測，不用再額外寫開發碼。 3.4 PCB 電路設計 PCB 電路設計是依開發平台架構設計來繪製電路圖的設計階 段，而在電路繪製之前要先準備些工作，準備的內容主要是收集各元 件的資料。這個步驟沒做好可能會引起繪製電路圖上一些小地方容易 出錯，因此規劃電路設計的步驟與流程是很重要的，以下是電路設計 的步驟圖 (如圖 3-2)。
圖3-2 PCB 電路設計流程圖 PCB 電路圖的繪製是整個開發平台最原始的核心，是進入電路佈 局前的重要步驟，完成佈局的電路是否正確在繪製電路圖就決定好 了，因此必須要十分的細心繪製與檢查電路圖，以確保電路繪製的完 整性。 架構圖與元件資料都準備好後，可以開始繪製電路圖，本文以 Cadence Allegro SPB 16.3 中的 OrCAD Capture CIS 來繪製電路圖， OrCAD Capture CIS 能夠直接匯出支援 Allegro 的 Layout 功能十分實 用，所以選擇使用OrCAD Capture CIS 來繪製電路圖，繪製順序為:
A. 收集各元件資料；
B. 建立 OrCAD Capture CIS 元件資料庫； C. PCB 電路繪製完成；
A. 收集各元件資料
如圖3-3 所示，Cyclone III 系列晶片 EP3C40F780 的晶片腳位分佈 圖，搭配Cyclone III 晶片的相關資料中的 pin-out (接腳資訊)如表 3-3 所示，其內容揭示FPGA 的 DDR II 功能腳位分布。內容中所揭示特 定的Bank 才支援 DDR II 相關功能，這些 Bank 附近就是最佳 DDRII 擺放首選。只要遵循這些的數據，就能提高 PCB 的訊號完整性以及 取得Quartus II 上的軟體支援。
圖3-3 EP3C40F780 接腳分佈圖
表3-3EP3C40 腳位資訊(部分)
B. 建立 OrCAD Capture CIS 元件資料庫
元件資料可以在元件生產公司下載 Datasheet，順利在 OrCAD 建 立各元件資料。繪製元件資料時要注意格點問題，如果設計的元件接 腳沒有在格點上，之後的電路繪製元件互相連接時會連接不到，導致 電路的Design Rule Check (DRC)上出現錯誤。 建 立 元 件 時 要 依 Datasheet 上之元件屬性建立，建立好元件外觀之後再建立元件接腳， 接著重新接腳命名，並且設定屬性，完成後仔細檢查確認好後存檔。
C. 電路圖繪製
本文選擇使用階層式設計電路方式，繪製方式依序為擺放元件、 連接訊號線及匯流排、重新調整元件序號、編輯註解與屬性(性質、 元件包裝、外觀、單位)、設計規則檢查(Design Rules Check, DRC)、 產生連線清單(Create Netlist)、產生零件材料報表(Bill Of Materials, BOM)、完成 PCB 電路設計。 3.5 PCB 佈局設計 本章節主要是把電路元件擺放至電路板框中，藉由軟體的模擬 (Pre-sim)來了解元件擺放的位置，是否有影響到訊號完整性，再由模 擬出來的數據進行佈局。 起先建立Allegro 元件庫，利用各元件資料上所註記的數據，建 立各元件的實體佈局元件(如圖 3-4 與圖 3-5 所示)，並放入 Allegro 元 件庫存放。 圖 3-4 EP3C40F780 實體佈局元件
圖3-5 Micron MT47H 實體佈局元件 之後再設定本研究所設計之板框大小，長設為5.1 Inch 寬設 為3.5 Inch，圖 3-6 所示。 圖3-6 FPGA 發展開發平台板框大小 最後將所建立完的元件，首先依平面規劃原則先粗略地將元 件擺放至板框裡如圖3-7 所示。將元件擺放完後，就可以開始
Pre-sim 模擬，來確切地決定元件擺放位置。 圖3-7 Cyclone III 與 DDR II 擺放位置圖 3.6 SI Pre-sim 模擬 SI Pre-sim 模擬是用來模擬元件擺放的位置是否有影響到訊號的 品質，所做的措施。因為沒有實際的佈線，所以軟體會用理想的傳輸 線做模擬依據，單端傳輸線阻抗為50 歐姆，差動傳輸線為 100 歐姆， 而模擬距離長度是以Allegro 用曼哈頓所演算出來的長度為依據。所 謂曼哈頓距離，若以平面上兩點為例，座標A1（x1, y1）點與座標 B1（x2, y2）點其曼哈頓距離就表示為|x1-x2|+|y1-y2|。 圖3-8 曼哈頓距離舉例圖
以圖3-8 為例。紅、藍與黃線分別表示所有曼哈頓距離都擁有一 樣長為12 格數。 3.6.1 SI Pre-sim 模擬流程 圖3-9 揭示 SI Pre-sim 模擬流程，每一次 Pre-sim 模擬完後的訊號 是否良好，訊號不好的話，重新進行元件擺放再做一次Pre-sim 直到 訊號數據合乎元件資料的規格範圍為止。本文現階段Pre-sim 模擬以 DDR II 差動時脈訊號(DDR II_CK/DDR II_CK_n)與 DDR II 資料線 (DQ)為主，原因是這兩種訊號是屬於 DDR II 噪音最大的訊號及品質 要求較高的訊號。 圖3-9 SI Pre-sim 流程圖 設定參數 我們先為差動訊號設定參數 (如圖 3-10)，這裡我們設定了 擺放元件 開始 設定Setup advisor 訊號不好 設定工作時 脈與週期 設定參數 設定參數 完成Per-sim 模擬 Per-sim 模擬
DRAM_CK 與 DRAM_CK_N 為一對差動訊號。 圖3-10 設定 Differential Pair 接下來設定Pre-sim 模擬時所需要的參數，在設定內容中可以設 定內訂模型如(圖 3-11)，連接模型如(圖 3-12)以及訊號模擬工作時的 標準參數如(圖 3-13)。 圖3-11 設定各 pin 的內訂模型
圖3-12 設定連接參數(未佈線與佈線規格)
Setup Advisor 是 SI 的設定精靈，協助設定內容有 Cross-section、 DC Nets、Devices、SI Models 及 SI Audit。如圖 3-14 所示
圖3-14 Database Setup Advisor
Cross-section 是設定印刷電路板疊層設計，可以設定板材材料、 疊層厚度、電導率、介電常數、損失正切、負片、屏蔽、線寬以及特 徵阻抗，此外還能切換單端與差動模式設定的相關參數。如圖3-15 所示
Identify DC Net 設定電源資料，做訊號模擬時，讓軟體了解傳輸 線電源分布，如圖3-16 所示 。 圖 3-16 Identify DC Nets 參數設定 Device Setup 是用來設定 R、L 和 C 等等的被動元件，這讓軟體 了解那些零件是被動元件，如圖3-17 所示。 圖3-17 設定預設被動元件數值
SI Models 設定是把 IBIS Models 參數資料載入到 SI 軟體，SI 軟 體會依照這個設定把IBIS 掛載到指定的元件上，如圖 3-18 所示，將 IBIS Models 指定 U1 為 EP3C40F 的 IBIS Models。
圖 3-18 SI Models 設定 SI Audit 這項是用來檢查訊號線的相關資訊，如下圖3-19 所示可 以看到DRAM_CK 附近的訊號線有那些。 圖3-19 DRAM_CK 訊號線相關資訊 完成以上流程的設定就可以開始進行模擬，如果沒有依照上面所 設定，那模擬出來的數據當然是不正確的，所以這些步驟是非常重要
的。接下來要進行模擬測試，本文Pre-sim 先模擬電路時脈最吵雜的 CLK(P/N)進行模擬，模擬內容分為 2 部分，一部分先將 CLK(P/N)的 接腳位置擺在離Cyclone III 接腳較遠的地方，如圖 3-20 所示，進行 第一次Pre-sim 模擬數據分析，之後再將位置移至接腳較近的地方， 如圖3-25 所示，進行第二次 Pre-sim 模擬與第一次 Pre-sim 做比較。 在兩次模擬做完之後，以數據較好的位置進行DDR II 的 DQ15 訊號線做Pre-sim 模擬數據分析，DQ15 訊號在 DDR II 位置最下方的 位置，表示它是DQ 信號線距離最長的接腳，以它為例作 Pre-sim 模 擬可以了解最壞的情況。除此之外，先前CLK(P/N)的工作時序只有 0,1 與 1,0 兩種狀態因此 Pre-sim 模擬只能作時脈模擬，無法作眼圖模 擬，因此，這次DQ15 訊號 Pre-sim 模擬時要作時脈分析與眼圖分析。 圖3-20 對 DRAM0_CK 進行 SigXplorer 拓撲模擬
圖 3-21 FPGA 與 DDR II 的 CLK 訊號拓撲圖
在訊號拓撲模擬前要先完成工作參數設定(如圖 3-22 所示)，包括 設定工作時脈與週期，以及訊號要從EP3C40F 輸出的波形(如圖 3-23 所示)。
圖 3-23 設定輸出端輸出波型
表 3-4 波形數據(圖 3-24)
圖3-26 FPGA 與 DDR II 的 CLK(P/N)新拓撲圖
表 3-5 波形數據(圖 3-27)
圖3-29 FPGA 與 DDR II 的 DQ15 拓撲圖
表 3-6 波形數據(圖 3-30) Pre-sim 眼圖模擬 模擬完一般0,1 單調的工作訊號，接下來設定訊號為(000 001 010 011 100 101 110 111)等 8 種訊號圖樣作為眼圖訊號，如圖 3-31 所示， 將這一連串資料進行模擬。因為DQ 訊號線是以 266 的時脈上升沿與 下降沿運作工作方式，如圖3-32 所示，在 Sigxplorer 是無法調整所要 求的時脈，因此以工作時脈為533 來取代原本的方案也藉此提高訊號 模擬的嚴謹。
圖3-31 設定 DQ15 眼圖所傳送的資料
圖3-33 DQ15 工作在 533MHz 時的眼圖訊號 Pre-sim 結果
表 3-7 波形數據(圖 3-33)
圖3-35 DQ15 Pre-sim 眼圖模擬結果 表 3-8 DQ15 Pre-sim 眼圖波形數據(圖 3-35) 3.7 SI Pre-sim 模擬結果與討論 DDR II_(CK/CK_n)訊號從第一次與第二次 Pre-sim 模擬結果，可 以由波形與數據來看出之間的差距。因此，以第二次所擺放的位置進 行DQ15 Pre-sim 模擬；至於 DQ15 從波形時脈 Pre-sim 結果來看是有 Overshoot、Undershoot 與振鈴等等現象。若要從眼圖來看，先以表 3-11 DQ 時序範圍表(Micron DDR II Datasheet)與圖 3-38 中 DQ 訊號 時序波形準位範圍(Micron DDR II Datasheet)所示，設計出如圖 3-34 的Eye Mask 作為標準比對眼圖，就可以在圖 3-35 看到 DQ15 Pre-sim 眼圖模擬結果是良好的。反之，若從數據來看，也是符合DDR II 的 容忍範圍內[21]，如表 3-9~3-11 與圖 3-36~3-38 所示。因此就以第二 次模擬的數據來進行PCB 佈局及 Post-sim。
表3-9 訊號邏輯準位範圍認定
表3-10 Overshoot/Undershoot 準位範圍認定
圖3-36 Overshoot 準位範圍 圖3-37 Undershoot 準位範圍
第四章
PCB 佈局 SI 模擬
4.1 PCB 佈局 SI 模擬流程 依照 Pre-sim 的結果將電路佈局完成如下圖 4-1 所示，但為了 充分了解每一條走線在佈局之後，其訊號是否仍然符合 SI 原則， 就必須經 Post- sim 模擬加予確定，若無法符合 SI 就必須重新修 改該條走線，直到該條走線完全符合 SI 為止。參數設定是準備進 行 Post-sim 模擬的首件工作，其模擬設定參數流程如下圖 4-2 所 示。 圖4-1 電路佈局完成圖 圖4-2 Post-sim 模擬設定參數流程圖 設定 差動訊號 Setup Advisor 設定模擬 分析參數 電路板 佈局完成 完成 SI 模 擬前設定完成以上流程的設定之後，再使用Allegro SI 裡的訊號 Probe..來 選取訊號線如下圖4-3 所示，選取 DRAM0_CLK(P/N) 進行拓撲抽取。 圖4-3 對 DDR II 的 CLK(P/N)進行拓撲抽取 拓撲抽取之後經由SigXplorer 把佈局電路圖轉換成拓撲圖顯示， 就可以一目了然地看到EP3C40F780 與 Micron MT47H DDR II 之間的 CLK (P/N)訊號線的走線結構，該訊號走線結構如圖 4-4 所示。圖 4-4 內的拓撲結構為佈局後的情況，傳輸線分成多段，原因來自於佈局時 傳輸線的彎度導致傳輸線長度不一樣，如圖4-5 所示。 在拓撲圖中可以檢視傳輸線的結構，如圖 4-6 與 4-7 所示，可以 得知傳輸線的阻抗為多少。了解完拓撲的結構後，指定模擬的發射端 輸出為脈波，如圖4-8 所設定。按圖 4-8 內的 1、2、3 步驟就設定好 驅動端的波形。為了確定工作週期與工作時脈是否正確，可以如圖 4-9 所示來檢查設定是否正確。
圖4-4 FPGA 與 DDR II 佈局後 CLK(P/N)拓撲圖
圖4-5 差動傳輸線在佈局時所出現長度差距
圖4-7 FPGA 至 DDR II CLK(P/N)單端傳輸線參數
圖4-9 檢查與設定工作週期與工作時脈 從圖4-10 的 Post-sim 波型圖及表 4-1 所列出的波形數據，可以看 出DDR II CLK(P/N) 訊號的佈線有 Overshoot、 Undershoot 以及振鈴 線現象，但仍符合 SI 原則。若欲改善這個現象，可增加終端電阻的 解決方案來處理。 圖 4-10 FPGA 至 DDR II CLK(P/N)訊號的 Post-sim 波型圖
表4-1 圖 4-10 的 Post-sim 波形數據 隨著DDR II CLK(P/N) 訊號 Post-sim 模擬後，再進行 DQ15 訊號 模擬，如圖 4-11 所示為 DQ15 傳輸線佈局後拓撲結構，接下來模擬 分成兩部分，第一部分為DQ15 時脈分析，可分析 DQ15 在 266MHz 時所呈現的波形與數據如圖4-12 所示。第二部分為 DQ15 眼圖分析， 可分析 DQ15 訊號為(000、001、010、011、100、101、110 與 111) 等 8 部份所合成的眼圖，以便了解該訊號的品質。圖 4-13 所示是為 了要產生的眼圖分析的激勵波形編輯設定與數據。圖 4-14 顯示在該 激勵波形下的模擬結果(也是另一種 Post-sim 方式)。而表 4-3 是圖 4-14 的激勵波形的模擬數據，這些數據顯示 DQ15 的走線符合 SI 品 質。為了進一步觀察該訊號的眼圖，我們必須依照圖 4-15 所示設定 DQ15 的眼罩（Eye Mask）。再進行圖 4-16 DQ15 訊號線的眼圖分析， 眼圖數據列在表4-4。
圖4-11 DQ15 傳輸線佈局後拓撲圖
圖4-12 DQ15 佈局後工作時脈為 266MHz 波形圖
圖4-13 DQ15 工作時脈為 533MHz 的激勵波形設定
表4-3 圖 4-14 波形的激勵波形模擬數據
圖4-16 DQ15 訊號線眼圖分析
表4-4 圖 4-16 的眼圖數據
從圖 4-16 可以看得出 DQ15 眼罩之外，仍有相當大空間是乾淨 的(即眼睛可以睜的很大)，也就說 DQ15 的佈局是符合 SI 品質要求 的。依照 DQ15 的 Post-sim 方式，逐一對 FPGA 與 DDRII 之間所剩 的各訊號做完Post-sim。一旦發現訊號線的 Post-sim 結果不理想，就 必須該訊號的佈局做適度的改善，直到符合SI 為止。 當DQ15 訊號 Post-sim 模擬後，再進行 A10 訊號模擬，模擬的方 式與 DQ15 相同，如圖 4-17 所示為 A10 傳輸線佈局後拓撲結構，接 下來模擬分成兩部分，第一部分為 A10 時脈分析，可分析 A10 在 266MHz 時所呈現的波形與數據如圖 4-18 所示。第二部分為 A10 眼
與 111)等 8 部份所合成的眼圖，以便了解該訊號的品質。如圖 4-19 所示是為了要產生的眼圖分析的激勵波形編輯設定與數據。圖 4-20 顯示在該激勵波形下的模擬結果。而表 4-6 是圖 4-20 的激勵波形的 模擬數據，這些數據顯示 A10 的走線符合 SI 品質。為了進一步觀察 該訊號的眼圖，我們必須依照圖 4-21 所示設定 A10 的眼罩（Eye Mask）。再進行圖4-22 A10 訊號線的眼圖分析，眼圖數據列在表 4-7。 Eye Mask 設定以表 4-8 與圖 4-22 的規格訂定。 圖4-17 A10 傳輸線佈局後拓撲圖
圖 4-18 A10 佈局後工作時脈為 266MHz 波形圖 表 4-5 波形數據(圖 4-18)
圖 4-20 A10 工作在 266MHz 時的激勵波形模擬
表4-6 圖 4-19 的波形數據
圖4-22 A10 訊號線眼圖
表 4-7 波形數據(圖 4-21)
表4-8 Address 時序範圍表
從圖 4-22 可以看得出 A10 眼罩之外，仍有相當大空間是乾淨 的，也就說 A10 的佈局是符合 SI 品質要求的。依照 A10 的 Post-sim 方式，逐一對FPGA 與 DDRII 之間所剩的各訊號做完 Post-sim。一旦 發現訊號線的Post-sim 結果若有不理想，就必須該訊號的佈局做適度 的改善，直到符合SI 為止。 4.2 PCB 佈局 SI 模擬結果與討論 佈局完後可以由 Pre-sim 模擬與 Post-sim 模擬的拓撲圖得知， DDR II CLK(P/N)訊號佈局前與佈局後的拓撲結構完全不一樣，原因 是 Pre-sim 模擬時傳輸線是屬於理想的長度和阻抗，而 Post-sim 模擬 時其傳輸線因為佈線的方式與vias 影響導致特性阻抗不連續，因此清 楚地可看見Pre-sim 與 Post-sim 之間的 DDR II CLK(P/N)的波形有很 大的不一樣，包含 Over shoot、Undershoot、振鈴的噪音變大以及傳 輸延遲時間變長等。 DQ15 訊號線 Post-sim 模擬結果，可以得知也是因為傳輸線上的 vias 導致特性阻抗不連續的問題所產生的訊號干擾，再從眼圖來檢視 一下，可以看到驅動端到接收端之間的延遲時間明顯的變長了，要改 變這種現象，必須要將佈局的傳輸線給縮短，才能避免驅動端到接收 端延遲時間過長的問題。
第五章
EMI 防治分析與設計
5.1 EMIStream
EMIStream 是 由 NEC 日 本 子 公 司 NEC Informatec Systems, Ltd.(簡稱 NIS) ，發表在 PCB 上 EMI 解決對策的處理軟體，為抑制 印刷電路板上的 EMI 而設計的工具，使用特殊的技術可在設計階 段、PC 板製作之前就檢查出並排除 EMI 發生的原因，這和以往處理 軟體有很大不同。此軟體可利用電腦輔助設計的方式，簡單及快速的 檢查設計，並減低因設計及製作 PC 板來回返回而增加的設計成本， 進而提升PC 板的品質。 EMIStream 最 新 版 本 有 加 強 幾 項 規 則 檢 查 的 功 能 ， 並 增 加 Crosstalk 檢查的功能，而原有電路板邊緣檢查規則的功能也被改良。 這些規則檢查的項目是基於日本 NEC Group 針對內部產品實際的設 計成效而選定、而且每項檢查項目上的設定值亦由理論及實測中取得 的最佳數值。 EMIStream 還能處理平面共振分析的功能，而在處理多頂點平面 的分析上，處理速度也非常迅速，使設計工程師能快速有效的處理平 面共振的問題。 5.2 EMIStream 13 項的規則檢核 1. Trace length (走線長度) 2. Number of via-holes (貫孔數)
3. Traces crossing over GV planes (跨過電源 vcc 層板與地 GND 層板 的走線)
4. Discontinuities of return current path (電流迴路路徑的不連續) 5. Traces near plane edges (靠近層板邊緣的走線)
6. Estimation of radiated electromagnetic field (評估電場輻射) 7. SG traces (走線包圍)
8. Distance between grounding vias of SG traces (走線包圍貫孔間距) 9. Grounding vias along ground-plane edge (沿著地層邊緣走線的接 地貫孔)
10. Filters on a trace connected to a connector (走線連接到濾波器) 11. Decoupling capacitor(耦合電容)
12. Differential Pair Check(差動對檢查) 13. Cross-talk(串音)
這13 項的規則檢核是依據 NEC 公司的二十年經驗，他們發現了 超過 150 項會影響 EMI 問題的規則，再加以濃縮成 13 項規則檢 查，而這13 項又可歸類成 3 大類:
A. 檢查由迴路路徑所造成 EMI 問題 (Check the issues caused by return path)
B. 檢查由訊號所造成 EMI 問題(Check the issues caused by signal) C. 檢查由電源所造成 EMI 問題(Check the issues caused by power)
A. 檢查由迴路路徑所造成 EMI 問題
A.1 Trace crossing over power and ground planes
檢查Trace(走線) 時經過不同的 GV Plan(電源層面) 是否導致迴路 路徑中斷產生EMI 輻射問題規範，如圖 5-1 所示。
圖 5.1 Trace crossing over power and ground planes
A.2 Discontinuities of return current path
檢查 Trace(走線) 時，是否經過不同的鋪銅導致迴路路徑擴大， 產生RF 輻射問題規範(回路路徑要越短越好)，如圖 5-2 所示。
B. 檢查由訊號所造成 EMI 問題 B.1 Trace length 檢查 Trace(走線) 長度和走線面積是否符合設定規範內，如圖 5-3 所示。 圖 5.3 Trace length B.2 Number of via 檢查Trace(走線) 上的 Via 是否符合設定規範內，如圖 5-4 所示。 圖 5.4 Number of via
B.3 Trace near plane edge
檢查 Trace(走線) 是否太靠近層板邊緣是否符合設定規範內，如 圖5-5 所示。
圖 5.5 Trace near plane edge
B.4 Estimation of radiated electric field
檢查 Trace(走線) 的電場輻射內容包含差模輻射與共模輻射，如 圖5-6.1 和 5.6.2 所示
圖 5.6.2 Common mode(CM)
B.5 SG Trace
檢查 Trace(走線) 是否有被 SG(signal guard) 給包圍起來的符合 設定規範，SG 保護訊號線屬性為 Ground，如圖 5-7 所示。
圖5-7 SG 走線
B.6 Filters on a trace connected to a connector
檢查Trace(走線) 在連接到 Connector 時是否有濾波器，以及濾波 器與Connector 距離是否符合設定規範內，如圖 5-8 所示。
圖 5-8 Filters on a trace connected to a connector
B.7 Differential Pair check
檢查Differential Pair 的走線長度、平並以及相位是否符合設定規 範內，如圖5-9 所示。
圖 5-9 Differential Pair check
B.8 Cross-talk
檢查 Trace(走線) 與 Trace(走線) 之間是否有產生 Cross-talk 現 象，如圖 5-10 所示，檢查傳輸線間距、長度以及板層厚度是否符合 設定規範。
C. 檢核由電源所造成 EMI 問題
C.1 Distance between grounding vias of SG traces
檢查SG(signal guard) 包圍線上的 Vias 間距是否符合設定規範， 如圖5-11 所示。
圖5-11 Distance between grounding vias of SG traces
C.2 Grounding vias along to ground-plane edge
檢查表面層鋪銅平面的vias 與 vias 間距是否符合設定規範，以及 表面鋪銅平面角落是否有添加vias，這項規範是用 vias 來增加返回路 徑密度(表平面層與 GND 層)，如圖 5-12 所示。
C.3 Decoupling capacitor placement
檢查 IC 電源腳位是否有擺放的耦合電容，並針對檢查擺放耦合 電容的距離是否符合設定規範，如圖5-13 所示。
圖5-13 Decoupling capacitor placement
5.3 平面共振分析
利用POWER PLANE 及 GND PLANE 的疊構計算出每平方單位 的RLC 值並預測在哪些頻率點和位置存有共振條件，如圖 5-14 所示。
5.4 EMIStream 分析實務 EMIStream 分析流程，首先匯入電路板各板層電路，接下來設定 各項參數，之後可以直接作平面共振模擬，若是要做 EMIStream 13 項模擬必須先設定各 13 項分析參數，最後進行模擬完成 EMIStream 整個模擬流程，如下圖5-15 所示。 圖 5-15 EMIStream 分析流程 EMIStream 導入佈局電路板 本研究的電路為四層板，以下圖5-16~圖 5-19 為各項板層電路。 EMIStream 參數設定 平面共振 模擬 十三項模 擬設定 匯入各層 電路板 EMIStream 模擬完畢 進行十三 項模擬
圖5-16 PCB Layout Top 層
圖5-18 PCB Layout Vcc 層
EMIStream 參數設定
A. 設定 Stackup(疊層參數)
如下圖 5-20 所示，設定疊層名稱(Layer Name) 、設定疊層形態 (Type) 、設定疊層厚度(Thickness) 、設定介電係數(Dk, Dielectric constant, Er) 以及設定損失正切(Loss Tangent, Dissipation Factor, Df)
圖5-20 設定 Stackup
B. 設定 Net property (屬線參數)
EMIStream 在設定參數是以 Excel 軟體輔助來設定的，如圖 5-21 所示。
可設定各屬線參數，參數有工作時脈(Frequency , MHz) 、電源線 與接地線(Power/Ground) 、差動對訊號名稱(Diff Pair Name) 以及串 音群組(XTalk Group) 。
圖5-21 Net property
C. 設定 Component property (元件參數)
在Component property 可以設定各元件參數，如圖 5-22 所示，內 容有元件名稱編號(Reference Designator) 、元件形態(Type) 、元件名 稱(Logical Part Name) 、分析模型名稱(Analysis Model Name) 、數值 (Value, Ohm, F, H)
圖 5-22 Component property
D. Set Associating Rules (設定相關規則)
Set Associating Rules 主要是針對元件名稱所對應元件的設定以及 鼠線屬性設定。如下圖5-23 所示
圖5-23 Set Associating Rules
E. EMIStream 13 項模擬參數設定
以下為各 13 項模擬詳細參數設定規範，在文字或數字有粗體與 底線是為可變動設定參數，可以讓設計者的需求變更規範範圍。
1. Trace length
(1) Maximum Total Trace Length 1700 mil.
(2) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked) .
2. Number of via-holes
(3) Maximum number of vias 5. (4) Count through pins Yes\No.
(5) Count vias crossing over power, Yes\No ground and mix layers. (6) Nets with frequency [MHz] below this value will not 266 MHz be
checked (If you put 0, all nets will be checked) .
(7) Distance from plane edge for microstrip line 80 mil. (8) Distance from plane edge for strip line 40 mil. (9) Instead of planes, board outline is used\not used.
(10) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked)
4. Traces crossing over GV planes
(1) Maximum spacing between SG (signal guard) traces to 10 mil signal traces.
(2) Maximum distance of vias/capacitors to signal trace 200 mil. (3) Through hole size less than the set value will be ignored 200 mil
on a plane.
(4) The signal trace length which is not considered as 200 mil an error even if a return path changes temporarily.
(5) Layer thickness for priority of return current is considered\not
considered.
(6) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked) .
5. Discontinuities of return current path
(1) Maximum spacing between SG (signal guard) traces to 10 mil signal traces.
(2) Maximum distance of vias/capacitors to signal trace 200 mil. (3) Through hole size less than the set value will be ignored on 200
mil a plane.
(4) The signal trace length which is not considered as 200 mil an error even if a return path changes temporarily.
(5) Layer thickness for priority of return current is considered\not
considered.
(6) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked) .
6. SG traces
此項本研究沒有檢測，因電路上沒有使用 SG 這項對策，因為實 施SG 對策電路板規格必須要有所更變，所以這項檢測忽略。
7. Estimation of radiated electromagnetic field
(1) EMI Limit of Radiation 37 dB.
(2) Rise Time Coefficient(Tr=1/Coefficient/F,F:Frequecy)
15.03759 .
(3) Maximum Rise Time[Tr] : 2.50e-007 sec. (4) Signal Voltage 1.8 V.
(5) Duty Ratio : 0.505 .
(6) Receiver Resistance [Rin] : 5.00e+001 Ohm. (7) Receiver Capacitance [Cin] : 1.00e-012 F.
(8) Driver Resistance[Rout] : 50 Ohm.
(9) Damping Resistor[Rdamp](Effective only if it exists) : 50 Ohm. (10) Terminating Resistor[Rterm](Always effective) : 1.00e+012
Ohm.
(11) Terminating Resistor (Effective only if it exists) : 56 Ohm. (12) Dielectric constant [Dk] : 4.5 .
(13) Characteristic Impedance of traces [Z0] : 54 Ohm.
(14) Distance between Signal Trace and plane [height] : 8.89e-005 m. (15) Antenna Distance [distance] : 3 m.
(16) Maximum Frequency for Calculation : 8.42e+011 Hz. (17) Calculate Common Mode: Yes\No .
(18) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked) .
8. Distance between grounding vias of SG traces
此項本研究沒有檢測，電路上沒有使用 SG 這項對策，因為實施 SG 對策電路板規格必須要有所更變，所以這項檢測忽略。
9. Grounding vias along ground-plane edge
(1) Maximum spacing between the plane edge and via 2000 mil. (2) Maximum spacing between vias on the ground 2800 mil.
(1) Maximum distance between a connector to filters 1400 mil. (2) Pins without errors are not displayed\ displayed.
(3) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked) .
11. Decoupling capacitor
(1) Maximum distance from the IC power pin to capacitor 200 mil. (2) Maximum distance from the IC power pin to power plane via
1500 mil.
(3) Maximum distance from the IC power pin to power plane 400 mil.
(4) Power plane via between IC and capacitor is not checked\ checked.
(5) Distance between IC ground pin capacitor is not checked\ checked.
(6)Maximum distance between IC ground pin to capacitor 200 mil (7) Power pin connecting plane is power layer\any planes.
(8) Pins without errors are not displayed\ displayed.
12. Differential Pair Check
(1) Maximum distance between ground or power plane to Differential Signal 10 mil.
(2) Permissible length difference 40 mil.
(3) Minimum spacing to be considered as parallel 5 mil. (4) Maximum spacing to be considered as parallel 200 mil. (5) Permissible length without being parallel 80 mil.
(6) Permissible trace length difference for phase check 40 mil. (7) Coefficient for phase check (1/Freq/n) n= 10
(8) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked) .
13. Cross-talk
(1) Maximum distance spacing between signal traces 10 mil on the same layer.
(2) Permissible maximum parallel length 200 mil.
(3) Maximum spacing between signal traces 10 mil on adjacent layers.
(4) Checked signal are XTalk group only\All signals .
(5) Nets with frequency [MHz] below this value will not 266 MHz be checked (If you put 0, all nets will be checked)
5.5 EMIStream 分析結果與討論 A. 電源平面共振分析 我們先以電源平面共振來分析佈局完成的電路，分析的內容為未 加Decouple 電容與加 Decouple 電容的比對。圖 5-24~5-28 圖為分析 圖與曲線圖 分析情境:未加 Decouple Capacitor 七彩紅顏色來顯示：藍到紅愈接近紅色表示共振愈嚴重 圖5-24 1GHz 工作環境下之平面共振分析 (未加 Decouple Capacitor) 圖5-25 平面共振分析曲線圖(未加 Decouple Capacitor)
圖5-26 工作環境下之平面共振分析(未加 Decouple Capacitor) 800MHz 分析情境:加 Decouple Capacitor 七彩紅顏色來顯示：藍到紅愈接近紅色表示共振愈嚴重 圖中圈起來的部分為Decouple Capacitor 擺放位置，圖 5-27 所示。 圖 5-27 1GHz 工作環境下之平面共振分析(加 Decouple Capacitor)
圖5-28 平面共振分析曲線圖(加 Decouple Capacitor) 從電源平面共振分析可以了解到去耦電容的重要性，在未加去耦 電容的結果在工作時脈至800MHz 左右會讓 DDR II 的電源平面產生 非常大的共振噪音，而有加去耦電容的電路所呈現工作時脈到1G 時 電源噪音影響仍然很低。從以上的曲線圖來看，在工作時脈處在 266MHz 時電壓噪音處在-20DB 以下，因此可以選擇全部或者一部分 不放去耦電容，可降低成本毛利。 B. EMI 13 項檢測分析 13 項模擬中，有關於 SG(signal guard) 的分析不作檢測，因為， SG 這項對策在這電路板沒有實施，若要實施將會影響整個電路 板框尺寸以及成本提升。如下圖 5-29 所示為選擇 13 項 EMI 分析 項目，SG 選項相關沒勾選，所以只分析 11 項。
圖 5-29 選擇 11 項 EMI 分析項目
依據 11 項 EMI 分析所產生的問題提示，並逐一將問題改善再分 析再改善方式進行。圖5-30~5-35 是分析與改善過程。
圖 5-31 11 項 EMI 分析結果提示圖
圖 5-33 修改部分 Plane 之後再分析結果圖
圖5-35 將全部問題修改後再分析圖
