P+polysilicon電阻在0.18μmRFCMOS製程技術不匹配影響之研究

國 立 高 雄 應 用 科 技 大 學

電 機 工 程 系 碩 士 班

碩 士 論 文

P+ polysilicon 電阻在 0.18μm RFCMOS

製程技術不匹配影響之研究

Study of P+ Polysilicon Resistor Mis-matching Effect in 0.18μm

RFCMOS Process Technology

研究生：藍重泉

指導教授：何彥仕 博士

徐晉元 博士

Study of P+ Polysilicon Resistor Mis-matching Effect in 0.18μm RFCMOS

Process Technology

Student ：Chorng-Chyuan Lan

Advistor：Dr. Yen-Shih Ho

Dr. Chin-Yuan Hsu

A Thesis

Submitted to

Institute of Electrical Engineering

National Kaohsiung University of Applied Sciences

in Partial Fulfillment of the Requirements

for the Degree of

Master of Engineering

in

Electrical Engineering

July 2006

P+ polysilicon 電阻在 0.18μm RFCMOS

製程技術不匹配影響之研究

學生：藍重泉

指導教授：何彥仕博士

徐晉元博士

國立高雄應用科技大學電機工程系碩士班

摘 要

本篇論文主要在探討積體電路中被動元件電阻的匹配影響，由於在類比電路上，

電路設計使用電阻是無法避免的。因此，電阻的精確度就影響了類比電路 A/D 或 D/A

Converter 的可解析位元數及在具有多重任務處理功能上之電壓偏移和電流偏移的問

題。其電路元件的匹配效果，相較之下就非常重要。本論文是利用 p+ Poly non-silicide

做為研究的對象，使用台積電( TSMC) 0.18μm RFCMOS 製程技術， 將研究的電阻元

件佈局規劃在 1.44*1.44mm

2

的 IC 中。一般類比電路講究佈局的對稱性，其內部電阻

架構是利用 8*8 的元件陣列在 6*6 之輸入/出 Pad 內，此四對電阻元件的變異影響有寬

度、長度、contact number。其不匹配的百分比在電阻之寬度與長度的值為 1.83/5.49(in

μm)、0.89/2.67(in μm)、4.18/12.54(in μm)下，有 1.5%、2.5%、0.5%的表現。此研

究在 TSMC 0.18μm RFCMOS Spice Model 內並沒有提供，其研究的應用可在 A/D 或 D/A

轉換器的類比電路上。

Study of P+ Polysilicon Resistor Mis-matching Effect in 0.18μm

RFCMOS Process Technology

Student : Chorng-Chyuan Lan

Advisors : Dr.Yen-Shih Ho

Dr.Chin-Yuan Hsu

Institute of Electrical Engineering

National Kaohsiung University of Applied Sciences

Abstract

The thesis is mainly to discuss the passive resistor device matching effect on the

integrated circuit. Though design the analog circuit that use the resistor is unavoidable.

Hence the precision of the resistor will effects the resolution bit of the analog to digital

or digital to analog converter and the multi-tasking process that have voltage offset and

current offset problems. It is very important to match the effect of the circuit. This paper

uses the p+ poly non-silicide to act as the study of the target and to make use of the

TSMC 0.18μm CMOS process technology and to use this resistor device layout on the

1.44*1.44mm

2

IC. In generally, the analog circuit to be particular about symmetry and

the structure of the resistor inside use the device array of the 8*8 and layout in the I/O

pad of the 6*6. These four pairs resistors has include variations of the width, length and

contact number. The Mis-matching in percent that width and length of the resistor are

1.83/5.49(in μm)、0.89/2.67(in μm)、4.18/12.54(in μm) have 1.5%、2.5%、

0.5%,separately.This study doesn’t provide in the TSMC spice model and can use

this to apply in the analog circuit, analog to digital converter or digital to analog

converter.

目 錄

摘 要 ... 4

第一章 ... 12

概論 ... 12

1-1 動機... 13

第二章 ... 14

半導體元件不匹配的因素 ... 14

2-1 隨機不匹配... 15

2-2 系統上的不匹配... 15

2-3 在多晶矽蝕刻率上的變異... 16

2-4 多晶電阻的不匹配分析... 16

2-5 在數位類比轉換器上其不匹配的影響... 17

第三章 ... 18

P+ Poly 電阻的元件匹配物理模型與特性 ... 18

3-1 P+ Poly 電阻大小特性... 18

3-2 測試架構與量測程序... 18

3-3 P+ Poly 電阻模型與等效電路 ... 19

3-4 P+ Poly 電阻的介紹... 19

3-5 P+ Poly 電阻的平面圖(floor plane) ... 20

第四章 ... 21

實驗的步驟和量測與結果分析 ... 21

4-1 HP4156 儀器的直流量測 ... 21

4-2 HP4156 儀器與 Probe Station 的量測步驟... 22

4-3 結果與分析... 23

4-3-1 卡方(Chi-square)... 23

4-3-2 線性迴歸 ... 25

4-3-3 分析 ... 27

第五章 ... 29

結論 ... 29

5-1 未來與展望... 29

參考文獻 ... 30

表目錄

表 3.1

P+ Poly 電阻的特性大小... 32

表 3.2

P+ poly 沒有 silicide 的參數 ... 32

表 4.1 HRSMU 的電壓範圍、解析度與精確度 ... 32

表 4.2 HRSMU 的電流範圍、解析度與精確度 ... 33

表 4.3 各個 IC 分別偏壓在 0.5V、2.5V、5V 時的圖形整理表格 ... 34

表 4.4 額外的迴歸直線統計值 ... 35

表 4.5 元件命名編號數值表 ... 35

表 4.6 IC 的各區塊之不批配百分比 (1)... 36

表 4.6 IC 的各區塊之不批配百分比 (2)... 37

圖目錄

圖 2.1 在元件陣列中的蝕刻率變異 ... 38

圖 2.2 未連接使用的空殼樣本電阻 ... 39

圖 2.3 R

A

和 R

B

的差... 40

圖 2.4 元件間的距離與匹配關係，偏壓在 0.5 伏 ... 40

圖 2.5 元件間的距離與匹配關係，偏壓在 2.5 伏 ... 41

圖 2.6 元件間的距離與匹配關係，偏壓在 5 伏 ... 41

圖 2.5 IC 整體規劃... 42

圖 2.6 三位元數位類比轉換器 ... 42

圖 3.1 P+ Poly 電阻的規劃... 43

圖 3.2 橫截面圖和電路模型 ... 43

圖 3.3 common centroid placement... 44

圖 3.4 區塊內的元件架構與電阻的長寬比 ... 44

圖 3.5 電阻 内 的 結 構 與 其 DRC( Design Rule Check)的規則限制 ... 45

圖 4.1 IC 腳位量測圖 ... 45

圖 4.2 IC 內 Block A 的元件編號 ... 46

圖 4.3 IC 內 Block B 的元件編號... 46

圖 4.4 IC 內 Block C 的元件編號 ... 47

圖 4.5 偏壓在 0.5 伏時，IC1 的 Block A 電阻值 ... 47

圖 4.6 偏壓在 0.5 伏時，IC1 的 Block B 電阻值 ... 48

圖 4.7 偏壓在 0.5 伏時，IC1 的 Block C 電阻值 ... 48

圖 4.8 偏壓在 0.5 伏時，IC2 的 Block A 電阻值 ... 49

圖 4.9 偏壓在 0.5 伏時，IC2 的 Block B 電阻值 ... 49

圖 4.10 偏壓在 0.5 伏時，IC2 的 Block C 電阻值 ... 50

圖 4.11 偏壓在 0.5 伏時，IC3 的 Block A 電阻值 ... 50

圖 4.12 偏壓在 0.5 伏時，IC3 的 Block B 電阻值 ... 51

圖 4.13 偏壓在 0.5 伏時，IC3 的 Block C 電阻值 ... 51

圖 4.14 偏壓在 0.5 伏時，IC4 的 Block A 電阻值 ... 52

圖 4.15 偏壓在 0.5 伏時，IC4 的 Block B 電阻值 ... 52

圖 4.16 偏壓在 0.5 伏時，IC4 的 Block C 電阻值 ... 53

圖 4.17 偏壓在 0.5 伏時，IC5 的 Block A 電阻值 ... 53

圖 4.18 偏壓在 0.5 伏時，IC5 的 Block B 電阻值 ... 54

圖 4.19 偏壓在 0.5 伏時，IC5 的 Block C 電阻值 ... 54

圖 4.20 偏壓在 0.5 伏時，IC6 的 Block A 電阻值 ... 55

圖 4.21 偏壓在 0.5 伏時，IC6 的 Block B 電阻值 ... 55

圖 4.22 偏壓在 0.5 伏時，IC6 的 Block C 電阻值 ... 56

圖 4.23 偏壓在 0.5 伏時，IC7 的 Block A 電阻值 ... 56

圖 4.24 偏壓在 0.5 伏時，IC7 的 Block B 電阻值 ... 57

圖 4.25 偏壓在 0.5 伏時，IC7 的 Block C 電阻值 ... 57

圖 4.26 偏壓在 2.5 伏時，IC1 的 Block A 電阻值 ... 58

圖 4.27 偏壓在 2.5 伏時，IC1 的 Block B 電阻值 ... 58

圖 4.28 偏壓在 2.5 伏時，IC1 的 Block C 電阻值 ... 59

圖 4.29 偏壓在 2.5 伏時，IC2 的 Block A 電阻值 ... 59

圖 4.30 偏壓在 2.5 伏時，IC2 的 Block B 電阻值 ... 60

圖 4.31 偏壓在 2.5 伏時，IC2 的 Block C 電阻值 ... 60

圖 4.32 偏壓在 2.5 伏時，IC3 的 Block A 電阻值 ... 61

圖 4.33 偏壓在 2.5 伏時，IC3 的 Block B 電阻值 ... 61

圖 4.34 偏壓在 2.5 伏時，IC3 的 Block C 電阻值 ... 62

圖 4.35 偏壓在 2.5 伏時，IC4 的 Block A 電阻值 ... 62

圖 4.36 偏壓在 2.5 伏時，IC4 的 Block B 電阻值 ... 63

圖 4.37 偏壓在 2.5 伏時，IC4 的 Block C 電阻值 ... 63

圖 4.38 偏壓在 2.5 伏時，IC5 的 Block A 電阻值 ... 64

圖 4.39 偏壓在 2.5 伏時，IC5 的 Block B 電阻值 ... 64

圖 4.40 偏壓在 2.5 伏時，IC5 的 Block C 電阻值 ... 65

圖 4.41 偏壓在 2.5 伏時，IC6 的 Block A 電阻值 ... 65

圖 4.42 偏壓在 2.5 伏時，IC6 的 Block B 電阻值 ... 66

圖 4.43 偏壓在 2.5 伏時，IC6 的 Block C 電阻值 ... 66

圖 4.44 偏壓在 2.5 伏時，IC7 的 Block A 電阻值 ... 67

圖 4.45 偏壓在 2.5 伏時，IC7 的 Block B 電阻值 ... 67

圖 4.46 偏壓在 2.5 伏時，IC7 的 Block C 電阻值 ... 68

圖 4.47 偏壓在 5 伏時，IC1 的 Block A 電阻值 ... 68

圖 4.48 偏壓在 5 伏時，IC1 的 Block B 電阻值 ... 69

圖 4.49 偏壓在 5 伏時，IC1 的 Block C 電阻值 ... 69

圖 4.50 偏壓在 5 伏時，IC2 的 Block A 電阻值 ... 70

圖 4.51 偏壓在 5 伏時，IC2 的 Block B 電阻值 ... 70

圖 4.52 偏壓在 5 伏時，IC2 的 Block C 電阻值 ... 71

圖 4.53 偏壓在 5 伏時，IC3 的 Block A 電阻值 ... 71

圖 4.54 偏壓在 5 伏時，IC3 的 Block B 電阻值 ... 72

圖 4.55 偏壓在 5 伏時，IC3 的 Block C 電阻值 ... 72

圖 4.56 偏壓在 5 伏時，IC4 的 Block A 電阻值 ... 73

圖 4.57 偏壓在 5 伏時，IC4 的 Block B 電阻值 ... 73

圖 4.58 偏壓在 5 伏時，IC4 的 Block C 電阻值 ... 74

圖 4.59 偏壓在 5 伏時，IC5 的 Block A 電阻值 ... 74

圖 4.60 偏壓在 5 伏時，IC5 的 Block B 電阻值 ... 75

圖 4.61 偏壓在 5 伏時，IC5 的 Block C 電阻值 ... 75

圖 4.62 偏壓在 5 伏時，IC6 的 Block A 電阻值 ... 76

圖 4.63 偏壓在 5 伏時，IC6 的 Block B 電阻值 ... 76

圖 4.64 偏壓在 5 伏時，IC6 的 Block C 電阻值 ... 77

圖 4.65 偏壓在 5 伏時，IC7 的 Block A 電阻值 ... 77

圖 4.66 偏壓在 5 伏時，IC7 的 Block B 電阻值 ... 78

圖 4.67 偏壓在 5 伏時，IC7 的 Block C 電阻值 ... 78

圖 4.68 電壓在 0~5 伏時，電壓與電阻在 Block A 之 VCR 關係 ... 79

圖 4.69 電壓在 0~2.5 伏時，電壓與電阻在 Block A 之 VCR 關係 ... 79

圖 4.70 電壓在 0~5 伏時，電壓與電阻在 Block B 之 VCR 關係 ... 80

圖 4.71 電壓在 0~2.5 伏時，電壓與電阻在 Block B 之 VCR 關係 ... 80

圖 4.73 電壓在 0~2.5 伏時，電壓與電阻在 Block C 之 VCR 關係 ... 81

圖 4.74 區塊 B 與區塊 D 的電壓與電流變化量之 VCR 關係 ... 82

圖 4.75 區塊 B 與區塊 D 的電壓與電流之 VCR 關係 ... 82

圖 4.77 元件 9~元件 16，在 Block D 內 VCR 關係 ... 83

圖 4.78 元件 17~元件 24，在 Block D 內 VCR 關係 ... 84

圖 4.79 元件 25~元件 32，在 Block D 內 VCR 關係 ... 84

圖 4.80 元件 1~元件 32，在 Block D 內 VCR 關係 ... 85

圖 4.81 各電阻的標準差 ... 85

圖 4.82 各電阻的不匹配百分比 ... 86

圖 4.83 各電阻的片電阻值 ... 86

內容

摘要 ( 中文 )

摘要 ( 英文 )

附錄表格

附錄圖形

第一章 概論

第二章 半導體元件不匹配的因素

第三章 P+ Poly 電阻的元件匹配物理模型與特性

第四章 實驗的步驟和量測與結果分析

第五章 結論

參考文獻

第一章

概論

在射頻電路中，被動元件(電阻、電容、電感)的重要特性在很多的領域範圍內被

探討，如[1]。對於類比電路而言，由於電阻的獨立電壓寄生電阻是關係重大的問題。

所以，如果我們要設計出精確度高的類比數位轉換器，則此問題不可忽略。 由於電阻

直接影響電路參考電壓和功率消耗，所以在其不匹配的影響下會造成不等於零之輸入

抵補電壓的存在。

被動元件電阻的不匹配將會有限制其類比和混合訊號電路的效能，這些的限制在

未來製程技術和低電壓的供給與元件尺寸上增加其重要性。然而，在一些特殊的電路

應用上，元件的匹配在元件與元件之間的距離是有被需要的，亦即元件的對稱性。如:

在設計類比數位轉換器的電路中，常常使用到的電阻鏈當成是一電壓的參考點。

本論文探討在被動元件電阻的長度、寬度、square 數值(長度/寬度)、contact 數值、

電壓控制的不匹配影響，此影響在需要電阻的應用範圍電路，如類比數位轉換器、數

位 類 比 轉換 器 上 是 很重 要 的 考量 因 素 。 其電 阻 是 使用 P+ Polysilicon without

silicide，此電阻在台積電的 0.18μm RFCMOS 製程內並無提供其資料數據，因此可將

其測得的數據資料供財團法人國家實驗研究院晶片系統設計中心參考。

1-1 動機

對於電阻的研究雖然已被討論[2][3][4][5]，但是在須要匹配的要求與積體電路的

距離對其電阻值的影響程度卻沒有被探討。因此，引發了此研究的動機。而電阻的類

別又可分為 well(n 或 p)、diff(n

+

_{或 p}

+

)、poly(n

+

或 p

+

)等，由於精確度上的考量與電阻

值的選擇等兩項因素，因此選用 p

+

poly 的材質來成為研究其不匹配的對象。

匹配的要素，在此論文中的 common-centroid layout 技術中，包含了有四項因子:

Coincidence、Symmetry、Dispersion、Compactness。對於此四項是當設計類比電路與

射頻電路的電路設計者與 Layout 工程師必須要不時的互相討論與研究分析，若電路設

計得當，但是 Layout 工程師卻擺放的位置錯誤就會嚴重的影響此電路所帶來的效能問

題。因此，也就格外的顯示其研究此論文的重要性。在此論文中也探討了不匹配百分

比的影響會使得其電阻值飄移，進而影響其設計 ADC( Analog to Digital Converter)或

DAC( Digital to Analog Converter)整體電路的效能。

第二章

半導體元件不匹配的因素

所謂的不匹配是指其製程在設計同樣元件的物理量時，所造成的時間獨立隨機變

化。在一般的類比訊號處理目標上，不匹配是一項限制因子尤其是在多工類比的系統

中、數位類比轉換器、參考源等等。在數位電路的設計上，匹配也是非常重要的，如

數位記憶體的讀、取和甚至在靜態 RAM 記憶元的電壓邊界效應。不匹配的發生可被在

設計相等的元件群體參數之間觀察到，在製程元件的製造階段中所發生的一些隨機程

序。此定義在一批與一批或是晶片對晶片，其參數的絕對值變化和由電性、顯影、或

時間差所造成的不想要偏移將不予考慮。製造的變異造成了在製程和元件參數變異的

影響有批對批、晶片對晶片、die to die、和元件對元件，其這些的影響可被歸類為

隨機或是系統誤差。在電路中，批對批和晶片對晶片變異是屬於一般的所有元件中會

發生的現象。它們引入了一個系統的移位效應在元件的特性上和電路的效能中，此種

效應的影響可以 layout 的技術，如:對稱和 common-centroid layout 來解決此問題。

本論文採用此種技術來達成其解決不匹配的影響降至最低。

2-1 隨機不匹配

隨機不匹配起源於微小波動在尺寸、摻雜、氧化物厚度和其他造成元件值的參

數影響。雖然這些統計上的波動不能完全被消除，但是可透過經由元件值和尺寸大小

的適當選擇，可將其所造成的衝擊影響減至最小。至於一多晶矽電阻其多晶的邊緣顯

示出微小不規則有一微小地邊緣外表。當在光阻上的其他瑕疵造成時，這些不規則是

由多晶矽的粒狀所造成， 多晶矽的粒狀在多晶的厚度和電阻率也造成變異的現象。其

它元件的形式顯示不同波動的種類，但是所有的這些都將歸為兩者之一:第一種是沿著

元件的邊緣所造成的波動，第二種是發生在元件貫穿的波動。前者稱為周圍波動是由

於它們的排列方式以元件圓周來探討，後者稱為區域的波動是由於以元件的面積大小

排列為考量。這些排列的自然關係可被從統計上的參數降低來著手。

2-2 系統上的不匹配

系統上的不匹配是由於製程偏移、接觸電阻、電流的不均勻、擴散互相影響、機

械應力、溫度梯度和其它許多因素所造成。當在設計匹配元件時一個主要的目標是能

對於系統誤差的不同來源能夠提供它們不要有敏感現象。其圖形實現在矽上的尺寸大

小往往不會與在使用工具所畫的尺寸大小一模一樣，原因是由於當在以光顯影時的圖

像縮短或是擴張、蝕刻、擴散和植入時所會造成的現象。其差別在於圖像的繪製和它

實際量測的寬度所造成的製程偏移。製程偏移會引入主要的系統不匹配在設計不足的

元件中，至於電阻而言，製程誤差可被簡單的以相同寬度的電阻來削減掉。在電阻的

製程偏移也會影響至電阻的長度上，大部分電阻的長度以置放它們的 contact 數來做

決定。簡單要解決避免系統的不匹配偏移的方法，是將其排列相同的電阻在元件的陣

列中，由於接觸電阻和非線性電流在電阻的端點上，在以相同的策略上已經被證明來

削減系統上的不匹配情形。

2-3 在多晶矽蝕刻率上的變異

多晶電阻是以蝕刻摻雜多晶矽的薄膜所製作的。其蝕刻率至少依靠一些延伸在多

晶通道的圖像，較大的通道給予接受較多的蝕刻劑。因此，在與小通道的清洗比較上，

大通道會有清洗較快的現象發生。因此，在沿著大通道的邊緣上會有比較小通道壁上

形成一較大的梯度。此一影響造成廣泛地分隔多晶圖形，使得與接近擁擠的圖像有較

小的寬度。衡量六個不與其它接近區域的多晶電阻的情形其圖形如圖 2.1 所示。

電阻的邊緣所面對的外表形成一巨大的通道壁會造成快速地蝕刻和早期的明亮

效果。而在電阻的內部上所形成的狹窄裂縫壁會使得蝕刻有較慢慢地及較晚達到明亮

的效果。而在中間的電阻部分，沒有外表鑲邊的狀況。因此，它有一較大的最後寬度

比起其它的電阻而言。當一些多晶矽排列方式以肩並肩的排列再陣列的端點上時，會

有遭受到蝕刻率的變異效果。因此，為了解決此一問題，我們必須加入空殼樣品，此

空殼樣品電阻或稱之為蝕刻接地是在匹配電阻的陣列中所常常要加入的以確保蝕刻的

一致性，其圖形如圖 2.2 中所示。

2-4 多晶電阻的不匹配分析

在多晶電阻中所造成的不匹配因子包含有:長度、寬度、電壓、電流、溫度、元件

與元件之間的距離和接觸的數目。若以數學的方程式來表示，可以獲得如下的公式。



L

W

V

T

I

D

s

C

n



f



,

,

,

,

,

,

(1)

其中在(1)中的 L 所代表的是電阻的長度、W 所代表的是電阻的寬度、V 所代表的是要

加入的直流電壓、I 所代表的是電流量、T 所代表的是溫度、D

S

所代表的是元件與元件

之間的距離、C

n

所代表的是接觸的數目。其所使用的單位分別為

μm、μm、V、℃、

mA、μm、μm 等等。

其電阻的不匹配近似模型如下所示:

n n S S

C

C

f

D

D

f

I

I

f

T

T

f

V

V

f

W

W

f

L

L

f

f



























































(2)

上式(2)中的 Δ 代表著電阻不匹配模型參數( L, W, V, T, I, D

S

, C

n

)的變異量。 有兩個參

數是必須的:第一為元件與元件之間的距離；第二為電壓的變異。其溫度的變異以變數

T=T

m

-T

ref

所表示，T

m

的涵意為量測的溫度、T

ref

為所選擇的參考溫度，一般以室溫

為 25℃來表示。元件(R

A

) 與元件(R

B

) 之間的距離差以 Δ R

AB

來表示，其圖形的表示如

圖 2.3 所示。本論文所採用的元件架構為 8*8 的元件陣列，此陣列的決定有兩個因素，

其一:CIC 的測試元件大小限制在 1.5*1.5mm

2

，其二:為獲得量測的資料能有多一點的

數據以供統計來分析。因此，選擇了 8*8 的元件陣列。在此元件陣列中，扣除空殼樣

品電阻後所要量測數據的電阻共有 32 顆電阻，利用 6*6 I/O Pad 來與外界所要量測的

接腳相接。其 I/O Pad 的 pitch 為 120μm 。元件與元件之間的距離與不匹配的百分比，

分別偏壓在 0.5 伏、2.5 伏、5 伏等如圖 2.4、圖 2.5、圖 2.6 所示。從 CIC 所下的晶片

全圖在圖 2.5 中所示。

2-5 在數位類比轉換器上其不匹配的影響

一般在數位類比轉換器中，電阻的使用目的是用來進行分壓，進而獲得一參考電

壓值。因此，若可達到電阻的匹配效果，則不僅可獲得較佳的可解析位元並且可降低

電阻對整體效能的影響程度。以三位元的 DAC(Digital to Analog Converter)為例子而

言，其圖形如圖 2.6。其中 1/2

N

_{為最小位元(LSB)，(1-1/2}

N

)為最高位元。在電阻的不

匹配情況時，則其可使用的 DAC 位元數將會由電阻所限制。

第三章

P+ Poly 電阻的元件匹配物理模型與特性

本章分為五個部份，在第一部份中利用表格說明其 P+ Poly 電阻的大小及特性。

第二部份中，討論其測試架構與量測程序。第三部份，討論其 P+ Poly 沒有 silicide 電

阻的模型與等效電路。第四部份，P+ Poly 電阻的介紹。第五部份，P+ Poly 電阻的 floor

plane。

3-1 P+ Poly 電阻大小特性

P+ Poly 電阻下線 IC 的模型大小，包含長度、寬度、Contact number 等特性，在

表 3.1 中列出。 其所加入的電壓範圍從 0 伏特到 5 伏特，每步階為 0.05 伏特。

3-2 測試架構與量測程序

對於 P+ Poly 電阻的規劃測試架構如圖 3.1 所示。設計成雙埠網路的架構並將其

中的一端接到地端，其連接是由探針頭連接到待測元件，所加入的電壓由 0 至 5 伏，

步階為 50mV。注意到儀器的輸出 I-V 曲線，由於在量測的過程當中，重覆性的動作很

多難免會有疲憊的現象產生。因此，要注意輸出圖形的變化是否為線性的圖形，若有

非線性的情形產生時則可能的原因為量測的接地點滑掉了，或是探針頭與 IC PAD 的

接觸面積不夠亦會造成錯誤的圖形輸出，進而影響其量測的結果。

3-3 P+ Poly 電阻模型與等效電路

模型設計對於接面電阻在 RPO 和 Silicide 之間的 poly 沒有 silicide 電阻的組成有

R

con

, R

end

和 R

pure

由於摻雜物的耗盡接近在 RPO 和 Silicide 之間接觸有一額外的電阻

稱之為 Rint 。圖 3.2 描述 P+ Poly 沒有 Silicide 電阻的電路模型和其橫截面圖。poly 電

阻值可被以如下的公式來表示:

p

grain

C

R

R

R

R

R



2

*



2

*

_int



2

*



(5)

其中

Rp=

R0*[1+VCP1*(tanh(VCP2*|dVp|/(L-dL)+VCP3)-tanh(VCP3))]*[1+TCP1*dT+TCP2*(dT)

2

]

(6)

Rint=R1*[1+VCX1*(tanh(VCX2*|dVp|/(L-dL)+VCX3)-tanh(VCX3))]*[1+TCX1*dT+TCX2*(dT)

2

] (7)

Rgrain=R2*[1+VCG1*(tanh(VCG2*|dVp|/(L-dL)+VCG3)-tanh(VCG3))]*[1+TCG1*dT+TCG2*(dT)

2

]

(8)

其中 dT=T-Tnominal

(25℃) 和 dVp 是通過 Rp 的壓降。

電阻是溫度和電壓的函數，其量測為將其電阻的一端接地，另一端是加入電壓。

R0 和 R1 是 layout-dependant ，其數值的計算是從片電阻和 Rint0 來獲得。其方程式

為:

R0=Rsh*(L-deltaL)/(W-deltaW); L 代表在軟體 layout 工具上所畫的長度(μm) 和 W 代

表在軟體 layout 工具上所畫的寬度(μm)。

R1=Rint0/(W-deltaW); 其中 W 代表在軟體 layout 工具上所畫的寬度(μm)。

完成上面的計算電阻值和使用不同電壓可獲得表 3.2.

3-4 P+ Poly 電阻的介紹

P+ Poly 電阻的構成是由 RPO 層、P+層、Poly 層、Contact 層、Resdummy 層等規

劃在一 Layout 軟體(Cadence 公司的 Virtuoso XL)上，在 TSMC 0.18μm RFCMOS 製程

上所代表的層數分別為 34、7、13、15、104 等。當要劃出一電阻在 Layout 軟體時，

必需要注意其劃出的大小是否違反 DRC(Design Rule Check)，其 DRC 的檢查目的為二。

一、不違反製程公司如 TSMC(台積電)所提供的規則。

二、面積使用效率的考量。

3-5 P+ Poly 電阻的平面圖(floor plane)

在規劃此電阻的佈局時，考慮到 CIC(Chip Implementation Center) 國家晶片系統設

計中心，在 TSMC 0.18 CMOS 製成上下線 test-key 面積的 1.5*1.5mm

2

限制。因此，在

DC_PAD 的面積為 80*80μm

2

下，若要完成四個區塊，每一區塊的面積為 0.72*0.72mm

2

是不可能的事。所以，解決之法就是要將 DC_PAD 的面積縮小來完成此一區塊面積。由

於本論文是在固定的 square number 為 3 的情形下所探討電阻的不匹配情形。因此，

所選擇的電阻之寬度與長度就有很多種的組合，但是由於受限到面積的限制條件，所

以本篇論文採用電阻的寬度為 1.83μm、0.89μm、4.18μm 和長度分別為 5.49μm、

2.67μm、12.54μm 來研究其電阻不匹配的情況。而在類比電路中，對於 layout 工程師

而言，其 layout 的對稱性就顯得比較重要。因此，common centroid 技術就非常的重

要。其圖形如圖 3.3 所示。此項技術在降低熱的影響上或製程線性梯度上有著非常好

的表現在積體電路(IC)上，例如，針對一熱梯度而言，在晶片上產生一過熱點(hot spot)

會改變元件的電氣特性。元件若接近過熱點其所造成的影響程度會遠超過其元件置放

在遠離過熱點，此項技術將梯度的影響程度平均地分佈在元件之間，因此可降低其影

響。其區塊內的元件架構與電阻的長寬比如圖 3.4 所示。電阻 内 的 結 構 與 其 DRC( Design

Rule Check)的規則限制，如圖 3.5。

第四章

實驗的步驟和量測與結果分析

電阻的量測儀器是使用安捷倫公司的 HP4156 精確半導體參數分析器，使用其直

流的功能量測 I— V 曲線，進而獲得其電阻值。其輸入的電壓必須經由 ICS(Interactive

Characterization Software) 交談式特性軟體的設定與探針機台(Probe Station)相連接，進

而測得其數據。因此，在使用 HP4156 之前系統的自動測試工作就顯現其重要性。

4-1 HP4156 儀器的直流量測

HP4156 儀器可以執行直流或脈波強制量測和應力強制量測。對於直流而言，電

壓/電流掃描和取樣(時域)量測是可獲得的。在電壓/電流掃描量測中，其每一 SMU

(Source Monitor Unit) 和 VSU (Voltage Source Unit) 可以使用 VAR1 (primary sweep)掃

描, VAR2 (subordinate sweep)掃描或 VAR1 (synchronous sweep)掃描. VAR1 是主要的

掃描控制其步階(直流或脈衝) 電壓或電流掃描。對於一個 VAR1 掃描其最大的步階數

是 1001。其掃描的模式有兩種:一種為線性的；另一種為對數的。保持時間和延遲時間

各別所代表為初始等待時間或在 VAR2 設定等待時間之後，和等待時間從 VAR1 步階

開始量測。其中 VAR2 將會做次要的線性步階或線性脈衝掃描。在主要掃描完成之

後 ， 其 VAR2 單 位 輸 出 將 會 增 加 至 最 大的 步 階 數 為 128 步階 。 其 它 的 VAR1

(synchronous sweep) 將會以步階或脈衝掃描同步和 VAR1 掃描。掃描的構成是以一使

用者指定比和偏移值。我們如何獲得計算 VAR1 (synchronous sweep)數值呢?輸出的計

算為 VAR

l

=a×VAR1+b，其中 “a” 是使用者自訂比率和 “b” 是使用者自定偏移值。在

取樣 (時域) 量測顯示時間取樣電壓/電流資料與時間相對。對於線性而言，量測有最

大取樣點為 10001 。其取樣的模式有線性、對數和稀少等， 稀少模式相似於反對數

取樣。取樣量測繼續以稀少較舊的資料來做直到滿足取樣完成情況。在線性刻度(auto

mode) 時，對於 60μs 到 480μs 範圍將會有 20μs 解析度。在線性刻度(no limit mode),

對數刻度和稀少模式下其對於 560μs 到 1s 範圍將有 80μs 解析度和 1s 到 65.535s 範圍

時有 2ms 解析度。

4-2 HP4156 儀器與 Probe Station 的量測步驟

使用安捷倫公司的 HP4156 精確半導體參數分析器，其基本的功能和其組態可分

別介紹如下:

在基本的功能方面，包含了有

(1) 設定量測和其應力情況。

(2) 控制量測和應力執行。

(3) 執行算數計算。

(4) 顯示在 LCD 顯示器上的量測和計算結果。

(5) 執行圖形的分析。

(6) 儲存和重新呼叫量測設定，量測和圖形顯示資料。

(7) 下載資料至列表機或繪圖機輸出。

(8) 執行量測和以 BASIC 分析內建 HP 儀器。

(9) 自動校正及自我測試。

在組態上，包含了有

(1) 四個 HRSMU(High Resolution Source Monitor Unit)

(1fA/2μV 到 100mA/100V)

(2) 兩個 VMU(Voltage Monitor Unit)

(3) 兩個 VSU(Voltage Source Unit)

其實驗的步驟如下所示:

1. 先將其 HP4156 的 address 設定完成(避免與另一儀器位址相衝突)，所使用的連

接器為 GPIB 介面。

2. 透過安捷倫公司的軟體 ICS(Interactive Characterization Software)與 HP4156 連

接，並將其 HP4156 之 SMU terminal 和 Probe station 之 SMU1 與 SMU2 相連

接，做兩端元件的量測。

3. 在 ICS 的軟體介面上，設定所要量測的待測元件及特性，如 I-V 量測、C-V 量

測等。透過 ICS 的軟體，指定所需要的量測端點設定，如:電源端與接地端。

4. 在 Probe Station 的機台上，將待測元件 DUT(Device Under Test)的 IC 放至 FR4

的板子上(由於沒有壞掉的晶元(wafer))，並將機台的探針做抬針的動作與觀看

IC 的腳位是否已到所要量測的位置，若有到定點位置則要做下針的動作並開

始進行量測；若無則需做位置的調整直至可到下針的定點位置為止。

5. 將量測完成的資料，存檔在一資料夾。

6. 重覆步驟 3~5，直到所有的待測元件量測完成，再更換下一顆 IC(Die)。

4-3 結果與分析

在本節中，其分析資料的軟體工具是採用 Microsoft 公司所生產的 Microsoft office

2003 版本之 excell 工具，也因此其所分析到的公式皆是其內建的函數庫。而 IC 的量測

接腳圖與元件矩陣的對應圖，如圖 4.1。在圖 4.1 中所示的 Block A 為 W=1.83μm，

L=5.49μm，contact number 為 4、Block B 與 Block D 為 W=0.89μm，L=2.67μm，contact

number 為 2、Block C 為 W=4.18μm，L=12.54μm，contact number 為 9。各 Block 內

的元件詳圖，如圖 4.2、圖 4.3、圖 4.4。而各個 IC 偏壓在 0.5V、2.5V、5V 的圖形在

表 4.3 中有詳細的整理。在表 4.3 中的 IC1~IC7 表示所測量 die 的編號。

4-3-1 卡方(Chi-square)

果為何，就需要使用到卡方分布。卡方分布大約是在 1990 年首先由 Pearson 提出，由

常態分布中所變化出來的，卡方值就是標準常態分布變值 Z 的平方所得到，其公式如

下:

2 2 2

(

)









x

Z

或

2 2 2

(

)









n

x

Z

(9)

上述公式中，樣品的均值為

x

，母群的平均值為 μ，母群的變方為σ

2

，假若由常態分

布母群裡面抽樣出 n 個樣本，並把每一個樣本

x

_i

，帶入公式(9)中，並求其總和，可得

到公式(10):







 









n i i i n i i

x

x

Z

1 2 2 2 2 1 2

(

)

(

)









(10)

上式 Pearson 稱自由度為

df



n

的卡方值，其卡方值的公式可表示如下:

2 2 2 ) (

)

(











i



n

x

(11)

若是由 n 個樣品資料，可以得到自由度為(n-1)的卡方值，其公式如下所示:











 2 2 2 2 ) 1 (

)

(





Z

x

i

x

i n

(12)

因此可以說，卡方值為 Z 分數的平方和。

而卡方檢定主要是用於等距變項或是比例變項的資料，其用途有多種方法

(一)配適度檢定 (goodness of fit test)

卡方檢定可用於檢定對某件事物的機率分步是否是真還是不真，這個檢定就稱作

是配適度檢定。

(二)獨立性檢定 (test of independence)

卡方檢定可以用於檢定同一個母群中的兩個變數之間，彼此是不是無關、是否獨

立，這就稱作是獨立性檢定。

(三)同質性檢定 (test of homogeneity)

卡方檢定可用於檢定不同的樣品資料，是不是都來自同一個母群，此種卡方檢定，

就稱作是同質性檢定。

(四)改變的顯著性檢定 (test of significance of change)

二樣品資料的取得，二者之間彼此是具有連帶關係，並不是獨立取得。

4-3-2 線性迴歸

在 Microsoft 公司所生產的 Microsoft office 2003 之 excell 軟體工具中，用來分析線

性迴歸的函數為 LINEST，茲介紹如下:

使用最小平方法計算最適合於觀測資料組的迴歸直線公式，並傳回該直線公式的

陣列。因為這個函數傳回的是數值陣列，所以它必須以陣列公式的形態輸入。

此直線之公式是：

y = mx + b 或

y = m1x1 + m2x2 + ... + b (如果 x 值不只一個範圍)

其中，因變數 y 值是自變數 x 值的函數。m 值是每個 x 值的係數，而 b 則為常數

項。公式中的 y、x 和 m 也可以是向量。LINEST 傳回的陣列是 {mn,mn-1,...,m1,b}，

以及其他的迴歸統計量。

語法

LINEST(known_y's,known_x's,const,stats)

Known_y's

是一組符合 y = mx + b 運算關係的已知 y 值。

如果 known_y's 陣列是單一欄，則 known_x's 陣列中的每一欄將被視為一個

獨立的變數。

如果 known_y's 陣列是單一列，則 known_x's 陣列中的每一列將被視為一個

獨立的變數。

Known_x's

是一組或多組符合 y = mx +b 運算關係的已知 x 值，這是個可省略的

引數。

known_x's 陣列會含有一組或多組變數。如果只用到一個變數，known_y's 與

known_x's 可以是任何形狀的範圍，只要兩者有相同的維數即可。如果有多個變數，

則 known_y's 陣列必須是個向量 (也就是，高度為一列或寬度為一欄的範圍)。

如果省略 known_x's 引數，則假定它是與 known_y's 大小相同的陣列

{1,2,3,...}。

Const

為強迫指定 b 為 0 的邏輯值。

如果 const 為 TRUE 或被省略了，常數項 b 將依計算而得。

如果 const 為 FALSE，常數項 b 將被設定為 0，公式變作 y = mx。

Stats

為指定是否要傳回額外的迴歸分析統計資料的邏輯值。

如果 stats 為 TRUE 時，LINEST 傳回額外的迴歸統計值，所以傳回的陣列是：

{mn,mn-1,…,m1,b;sen,sen-1,…,se1,seb;r2,sey;F,df;ssreg,ssresid}。

如果 stats 為 FALSE 或被省略了，LINEST 只傳回係數 m 和常數項 b。

額外的迴歸直線統計值如表 4.4 所示。

您可用斜率和 Y 軸截距來描述任何一個直線：

斜率 (m)：

若要算一條直線的斜率 (通常以 m 表示)，任取通過直線上的兩點 (x1,y1) 和

(x2,y2)，則斜率是等於 (y2-y1)/(x2-x1)。

Y 軸截距 (b)：

直線的 Y 軸截距 (通常以 b 表示)，為直線與 Y 軸相交點的 y 數值。

直線方程式為 y = mx + b。您可以藉著把 y 或 x 數值插入方程式中，以計算在線

上的任何一點。您也可以使用 TREND 函數。

當您只有一個自變數 x 時，您可以直接使用下面的公式來求斜率和 Y 軸截距：

斜率：

=INDEX(LINEST(known_y's,known_x's),1)

Y 軸截距：

=INDEX(LINEST(known_y's,known_x's),2)

LINEST 分析結果的精確度完全視資料的分散程度而定。資料分佈的越具線性，

LINEST 模擬得越精確。LINEST 使用最小平方法求出最適合的迴歸直線。當僅有一

個自變數 x 時，m 和 b 是根據以下的公式計算而來的：

(13)

(14)

其中，x 及 y 為樣本平均數，例如 x = AVERAGE(known x's) 及 y = AVERAGE

(known_y's)。

4-3-3 分析

在圖 4.2~圖 4.4 中，其元件編號的命名為 Px_Hy_iSjCmn(k)，其中 x、y、i、j、m、

n、k 的數值如表 4.5 所示。在圖 4.5~圖 4.67 中，量測到七顆 Die 的元件陣列中其電

阻的分佈介於 1100~1300Ω之間，可知其電阻的一致性效果不錯。由於電阻的獲得除

了一般所謂的歐姆定律之外，亦可由其電壓與電流的變化量來表示。其表示的方式為

VCR(Voltage Coefficient of Resistance)，公式如下(15)所示:

在上式中，R 的含意為加入基本電壓量測而得的電阻值，而 R

0

所代表的意思為外

加較高電位所量測而得的電阻值。其中電壓 V 為基本電壓值而 V

0

所代表的意思為外

加較高的電位。其 P+ Poly 電阻每單位的電阻值，在寬度與長度的比為 1.83/5.49 微米

時，以其電壓加在 0~5 伏的狀態時，其粉紅色的表現為 R=V/I 的結果。而可知其

Chi-Square 值為 95.83%，此數值愈高表示愈有一致性，其圖形如圖 4.68。而每單位電

阻的呈現方式亦可以 R=ΔV/ΔI 的形式表現，可在圖 4.68 中的藍色線呈現出來，其

Chi-Square 值為 85.87%。當電壓在 0~2.5 伏時，可以看出其電阻的呈現不論在以歐姆

定律或是以電壓與電流的變化量，皆可獲得 Chi-Square 有 99%的表現。由此值可知其

匹配的效果不錯。其圖形如圖 4.69。

而在寬度與長度的比為 0.89/2.67 微米時，其電壓分別為 0~5 伏與 0~2.5 伏的圖形

與為圖 4.70、圖 4.71。此圖中可知其電壓與電流的變化量之 Chi-Square 值，較歐姆

定律所獲得的 Chi-Square 值要來的小，其原因為由於電阻的寬度與長度數值變小造成

流經此電阻的電流密度變化大。因此造成其電壓與電流的變化量之 Chi-Square 值，較

歐姆定律所獲得的 Chi-Square 值較小的表現。此項的數據也顯示若我們要選擇在相同

的 square number 中時，必須注意到要選擇較寬與較長的數值才會有比較佳的匹配效

果呈現。其此觀點的驗證上，可從圖 4.72(0~5 伏)與圖 4.73(0~2.5 伏)；寬度與長度

為 4.18/12.54 微米中，其 Chi-Square 的數值高達 97.66%以上獲得有利的證明。區塊

B 與區塊 D 的電阻值(Ohm/square)，電壓與電流的變化量結果如圖 4.74，而歐姆定律

的呈現在圖 4.75 中。此二圖的呈現中可知電阻不論以兩者中的任何一種方式呈現皆有

其一致性的結果。

對於在區塊 D 中，32 個電阻分成四組的各別 VCR 呈現與所有電阻之 VCR 呈現，分

別如圖 4.76、圖 4.77、圖 4.78、圖 4.79、圖 4.80 等。在圖 4.76 中可知八顆電阻有

著不錯的一致性效果呈現在 1%內，表示其不匹配的情形小於 1%。同理在圖 4.77、圖

4.78、圖 4.79 與圖 4.80 中，皆可知其誤差在 2.5%內。在不匹配的分析上，其公式如

下(16)所示:

不匹配百分比=





100

%

R

R

(16)

上式中，



R

所代表的含意是兩元件數值之差；而

R

的含意為電阻值的平均值表示。根

據公式(16)的定義，可以將此 IC 的各區塊之不批配百分比整理而得如表 4.6 所示。其

電阻的標準差與不匹配百分比和單位電阻的表示，如圖 4.81、圖 4.82、圖 4.83 所示。

對於區塊 B 與區塊 D 相對於區塊 A 而言，其變動較大的原因為電阻的寬度不同所導致

的影響。因此，當若要選擇電阻時則須選擇較長且寬的電阻長寬比會有較加的匹配效

果，亦即其不匹配的百分比會降低。

第五章

結論

對於本論文所採用的 8*8 元件結構以及 6*6 的 I/O PAD 架構，由於受限於國家晶

片實作中心的面積限制，因此只能探討三個區塊的不匹配情形。其中，區塊 B 與區塊

D 是一樣的但是其擺放的位置不同，從圖 4.75 中可看出其誤差百分比在 0.5%。其 P+ Poly

電阻不匹配的百分比情形是隨著距離的增加而增加，若要進一步的探討匹配電阻可能

要將其架構再做改變進而獲得較佳的結果。在量測方面，由於下針時探針頭與 I/O PAD

的接觸面積並非完全相同，也因此間接的影響到量測電阻值的大小。若能將人為的量

測誤差改由機器代為執行，相信電阻值的不匹配百分比將會更加的減小，進而可獲得

較佳的可解析位元數。在相同的 square number 中，其長度與寬度的選擇為較長與較

寬，由本研究中可知此長度與寬度的大小會影響其不匹配百分比的效果。其不匹配百

分比影響的數值在寬度與長度各為 1.83/5.49(in μm)、0.89/2.67(in μm)、4.18/12.54(in

μm)下，有 1.5%、2.5%、0.5%的表現，此數據的結果也驗證了當要有好的匹配效果時，

選擇較長與較寬的電阻是比較好的。

5-1 未來與展望

對於本研究的未來可將其應用在需要 ADC 或是 DAC 中，亦可將其增加 TCR

( Temperature Coefficient of Resistance)的分析，探討溫度對電阻的影響。此外，亦可在

可靠度的分析上，更進一步的來探討。由於積體電路的可靠度操作往往需要幾萬小時

的運作，若可靠度的分析不足則將會影響的結果有極大的張力而引發的空隙(voids)、

造成電路斷路或是電致遷移(electromigration)等可靠度的問題出現。

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IEEE International Conference on Microelectronic Test Structure, Vol.9,1996

[19] J. Bastos, M. Steyaert, R. Roovers, P. Kinget, W. Sansen, et.al., “Mismatch

Characterization

of

small

Size

MOS

Transistor,”

IEEE

Proceedings

of

ICMTS,18,1995.

[20] S.-C. Womg, J.-K. Ting, S.-L. Hsu, “Characterization and Modeling of MOS Mismatch

in Analog CMOS technology,” IEEE Proceedings of ICMTS,8, March 1995.

[21] J.B.Shyu, G.C. Temes, F. Krummenacher, “Random Error Effects in Matched MOS

Capacitors and Current Sources,” IEEE JSSC, SC-19, 1984.

[22] Yannis P Tsividis, “Operation and Modeling of the MOS Transistor,” McGraw-Hill,

1987.

[23] S. C. Wong, J. K. Ting, and S. L. Hsu, ¡”Characterization and Modeling of MOS

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[24] R. Gregor, ”On the relationship between topography and transistor matching in an

analog CMOS technology”

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February 19

[25] K. R. Lakshmikumar, R. Hadawaym, and Copeland, ”Characterization and Modeling of

mismatch in MOS Transistors for Precision Analog Design,” IEEE J. Solid-State

Circuits, Vol. SC-21, December 1986.

[26] J. L. McCreary, ”Matching properties, and voltage and temperature dependence of

MOS capacitors” IEEE J. Solid-State Circuits, Vol. SC-16, pp.608-616, December 1981.

[27] C. R. Rao, ”Linear Statistical inference and its application”, John Wiley and Sons, 1973

附錄表格

表 3.1 P+ Poly 電阻的特性大小

Resistor type

Width (μm)

Length (μm)

Contact Number

0.89

2.67

2

1.83

5.49

4

P+ Poly w/o silicide

4.18

12.54

9

表 3.2

P+ poly 沒有 silicide 的參數

Film

Parameters

P+ Poly w/o silicide

Rp(Ohm/square)

311±65

Rint(Ohm-μm)

67.52

Rgrain(Ohm)

39.41

For Rp(Vcp1)

-5.405E-03

For Rint(Vcx1)

-1.311E-2

VC1

For Rgrain(Vcg1)

6.667E-2

For Rp(Vcp2)

2.134E-5

For Rint(Vcx2)

2.171E-5

VC2

For Rgrain(Vcg2)

4.141E-6

For Rp(Vcp3)

-3.820

For Rint(Vcx3)

-3.211

VC3

For Rgrain(Vcg3)

0.140

dL(μm)

0.04696

dW(μm)

0.06061

表 4.1 HRSMU 的電壓範圍、解析度與精確度

電壓範圍

解析度設

定

精確度設定

解析度

量測

精確度量測

電流最

大值

±2V

100μV

±(0.02%+400μV)

2μV

±(0.01%+200μV)

100mA

±20V

1mV

±(0.02%+3mV)

20μV

±(0.01%+1mV)

100mA

±40V

2mV

±(0.025%+6mV)

40μV

±(0.015%+2mV)

*1

±100V

5mV

±(0.03%+15mV)

100μV

±(0.02%+5mV)

*2

*1:100mA(Vout≦20V)，50mA(20V<Vout≦40V)

*2:100mA(Vout≦20V)，50mA(20V<Vout≦40V)，20mA(40V<Vout≦100V)

表 4.2 HRSMU 的電流範圍、解析度與精確度

電流範圍 解析度設定

精確度設定

解析度量測

±10pA

10fA

±(4%+400fA)*1*2

1fA

±100pA

10fA

±(4%+400fA)*1*2

1fA

±1nA

100fA

±(0.5%+0.7pA+1fA×Vout)*2

10fA

±10nA

1pA

±(0.5%+4pA+10fA×Vout)

10fA

±100nA

10pA

±(0.12%+40pA+100fA×Vout)

100fA

±1μA

100pA

±(0.12%+400pA+1pA×Vout)

1pA

±10μA

1nA

±(0.07%+4nA+10pA×Vout)

10pA

±100μA

10nA

±(0.07%+40nA+100pA×Vout)

100pA

±1mA

100nA

±(0.06%+400nA+1nA×Vout)

1nA

±10mA

1μA

±(0.06%+4μA+10nA×Vout)

10nA

±100mA

10μA

±(0.12%+40μA+100nA×Vout)

100nA

±10pA

10fA

±(4%+20fA+1fA×Vout/100)*1*2

100V

±100pA

10fA

±(4%+40fA+10fA×Vout/100)*1*2

100V

±1nA

100fA

±(0.5%+0.4pA+1fA×Vout)*2

100V

±10nA

1pA

±(0.5%+2pA+10fA×Vout)

100V

±100nA

10pA

±(0.1%+20pA+100fA×Vout)

100V

±1μA

100pA

±(0.1%+200pA+1pA×Vout)

100V

±10μA

1nA

±(0.05%+2nA+10pA×Vout)

100V

±100μA

10nA

±(0.05%+20nA+100pA×Vout)

100V

±1mA

100nA

±(0.04%+200nA+1nA×Vout)

100V

±10mA

1μA

±(0.04%+2μA+10nA×Vout)

100V

±100mA

10μA

±(0.1%+20μA+100nA×Vout)

*3

*1:當偏移抵銷已被執行時精確度是可應用的

*2:偏移電流規格被乘上下列一個因子端視於週遭的溫度和濕度

溫度

5 - 60

60 – 80

5℃ 到 18℃

×2

×2

18℃ 到 28℃

×1

×2

28℃ 到 40℃

×2

×5

*3:100V(Iout≦20mA)，40V(20mA＜Iout≦50mA)，20V(50mA＜Iout≦100mA)

表 4.3 各個 IC 分別偏壓在 0.5V、2.5V、5V 時的圖形整理表格

0.5 V

2.5 V

5 V

Block A of IC1

圖 4.5

圖 4.26

圖 4.47

Block B of IC1

圖 4.6

圖 4.27

圖 4.48

Block C of IC1

圖 4.7

圖 4.28

圖 4.49

Block A of IC2

圖 4.8

圖 4.29

圖 4.50

Block B of IC2

圖 4.9

圖 4.30

圖 4.51

Block C of IC2

圖 4.10

圖 4.31

圖 4.52

Block A of IC3

圖 4.11

圖 4.32

圖 4.53

Block B of IC3

圖 4.12

圖 4.33

圖 4.54

Block C of IC3

圖 4.13

圖 4.34

圖 4.55

Block A of IC4

圖 4.14

圖 4.35

圖 4.56

Block B of IC4

圖 4.15

圖 4.36

圖 4.57

Block C of IC4

圖 4.16

圖 4.37

圖 4.58

Block A of IC5

圖 4.17

圖 4.38

圖 4.59

Block B of IC5

圖 4.18

圖 4.39

圖 4.60

Block C of IC5

圖 4.19

圖 4.40

圖 4.61

Block A of IC6

圖 4.20

圖 4.41

圖 4.62

Block B of IC6

圖 4.21

圖 4.42

圖 4.63

Block C of IC6

圖 4.22

圖 4.43

圖 4.64

Block A of IC7

圖 4.23

圖 4.44

圖 4.65

Block B of IC7

圖 4.24

圖 4.45

圖 4.66

Block C of IC7

圖 4.25

圖 4.46

圖 4.67

Number of IC

Bias Voltage

表 4.4 額外的迴歸直線統計值

統計值

敘述

se1,se2,...,sen 係數 m1,m2,...,mn 的標準誤差。

seb

常數項 b 的標準誤差 (當 const 是 FALSE 時 seb = #N/A)。

r2

判定係數。比較 y 的實際值與估計值，其值為 0 到 1。如果它是 1，

則樣本是完全相關，即 y 的實際值與估計值沒有差異。另一方面如果

判定係數是 0，迴歸方程式對預測 y 數值是沒有幫助的。

sey

對於 y 估計值的標準誤差。

F

F 統計值或 F 觀察值。F 統計值常用來決定自變數和因變數間的關係

是否是巧合的。

df

自由度。使用自由度可幫助您於統計的表格中找出 F 臨界值。將此臨

界值與您由 LINEST 傳回的 F 統計值相互比較即可決定此迴歸模式

的信賴度。

ssreg

迴歸平方和。

ssresid

殘差平方和。

表 4.5 元件命名編號數值表

x

y

i

j

m

n

k

Name

(width)

(length)

(square

number)

(contact

number)

(device array

name number)

(measure

pin)

Value

(in μm)

1.83

5.49

3

4

1~6

1~6

1~32

0.89

2.67

3

2

1~6

1~6

1~32

4.18

12.54

3

9

1~6

1~6

1~32

Note

(1,1)、(1,6)、(6,1)、

(6,6) is Dummy

表 4.6 IC 的各區塊之不批配百分比 (1)

9.596214313

2.329%

412.0948897

5.157777392

1.332%

3.8732E+02

#16

10.01928001

2.454%

408.2783093

5.310070499

1.380%

3.8475E+02

#15

10.77378089

2.611%

412.5792468

5.057654786

1.317%

3.8410E+02

#14

10.43994197

2.607%

400.4273458

5.421175282

1.399%

3.8762E+02

#13

10.35438939

2.580%

401.2919792

5.323719681

1.395%

3.8155E+02

#12

11.08685914

2.733%

405.6829716

5.239749918

1.381%

3.7939E+02

#11

9.74077376

2.407%

404.7147638

5.224638728

1.349%

3.8726E+02

#10

10.53576358

2.563%

411.0526459

5.179845889

1.332%

3.8877E+02

#9

10.692707

2.611%

409.4948115

5.362651736

1.389%

3.8603E+02

#8

10.34699058

2.508%

412.5792468

5.348584544

1.392%

3.8410E+02

#7

9.168757349

2.347%

390.7391261

4.957312566

1.310%

3.7833E+02

#6

9.787621657

2.472%

395.9820866

5.271773051

1.397%

3.7746E+02

#5

9.861546905

2.414%

408.4496367

5.30975697

1.378%

3.8538E+02

#4

10.42681443

2.524%

413.1000955

5.290286042

1.355%

3.9040E+02

#3

11.05076558

2.664%

414.8017366

5.458454641

1.392%

3.9217E+02

#2

9.186981474

2.286%

401.9636414

5.302234706

1.387%

3.8218E+02

#1

Stddev

in %

Mean

Stddev

in %

Mean

No.

Block B

Block A

9.596214313

2.329%

412.0948897

5.157777392

1.332%

3.8732E+02

#16

10.01928001

2.454%

408.2783093

5.310070499

1.380%

3.8475E+02

#15

10.77378089

2.611%

412.5792468

5.057654786

1.317%

3.8410E+02

#14

10.43994197

2.607%

400.4273458

5.421175282

1.399%

3.8762E+02

#13

10.35438939

2.580%

401.2919792

5.323719681

1.395%

3.8155E+02

#12

11.08685914

2.733%

405.6829716

5.239749918

1.381%

3.7939E+02

#11

9.74077376

2.407%

404.7147638

5.224638728

1.349%

3.8726E+02

#10

10.53576358

2.563%

411.0526459

5.179845889

1.332%

3.8877E+02

#9

10.692707

2.611%

409.4948115

5.362651736

1.389%

3.8603E+02

#8

10.34699058

2.508%

412.5792468

5.348584544

1.392%

3.8410E+02

#7

9.168757349

2.347%

390.7391261

4.957312566

1.310%

3.7833E+02

#6

9.787621657

2.472%

395.9820866

5.271773051

1.397%

3.7746E+02

#5

9.861546905

2.414%

408.4496367

5.30975697

1.378%

3.8538E+02

#4

10.42681443

2.524%

413.1000955

5.290286042

1.355%

3.9040E+02

#3

11.05076558

2.664%

414.8017366

5.458454641

1.392%

3.9217E+02

#2

9.186981474

2.286%

401.9636414

5.302234706

1.387%

3.8218E+02

#1

Stddev

in %

Mean

Stddev

in %

Mean

No.

Block B

Block A

6.104%

5.680%

1.787%

2.749%

2.675%

1.166%

in %

0.632112340

0.144%

7.298538808

0.145167759

0.037%

4.494614295

Std.

1.0356E+01

2.535%

4.0848E+02

5.2800E+00

1.370%

3.8553E+02

mean

10.22745303

2.511%

407.2945572

5.319032767

1.352%

3.9335E+02

#32

11.71900563

2.757%

425.036274

5.367409995

1.371%

3.9151E+02

#31

11.07311775

2.683%

412.76067

5.533047529

1.432%

3.8636E+02

#30

9.666087814

2.364%

408.8510054

5.374305116

1.372%

3.9176E+02

#29

10.82445211

2.636%

410.6343462

5.279042206

1.369%

3.8563E+02

#28

9.683376412

2.417%

400.7189634

5.147607688

1.349%

3.8171E+02

#27

9.788604094

2.413%

405.5831055

5.262413517

1.349%

3.9021E+02

#26

10.44517504

2.535%

411.9937537

5.536648821

1.433%

3.8643E+02

#25

10.13744948

2.460%

412.100561

5.394508102

1.377%

3.9181E+02

#24

10.04098433

2.427%

413.6366755

5.443583045

1.443%

3.7723E+02

#23

11.67776395

2.896%

403.1749695

5.177259771

1.369%

3.7820E+02

#22

10.90497621

2.656%

410.6343462

5.472849763

1.419%

3.8563E+02

#21

10.39320044

2.511%

413.8461112

5.126911323

1.326%

3.8671E+02

#20

10.63919062

2.624%

405.4651162

5.17382175

1.352%

3.8273E+02

#19

10.10858242

2.371%

426.4226173

5.178380368

1.349%

3.8379E+02

#18

11.00402966

2.751%

400.0038964

4.95761372

1.281%

3.8715E+02

#17

6.104%

5.680%

1.787%

2.749%

2.675%

1.166%

in %

0.632112340

0.144%

7.298538808

0.145167759

0.037%

4.494614295

Std.

1.0356E+01

2.535%

4.0848E+02

5.2800E+00

1.370%

3.8553E+02

mean

10.22745303

2.511%

407.2945572

5.319032767

1.352%

3.9335E+02

#32

11.71900563

2.757%

425.036274

5.367409995

1.371%

3.9151E+02

#31

11.07311775

2.683%

412.76067

5.533047529

1.432%

3.8636E+02

#30

9.666087814

2.364%

408.8510054

5.374305116

1.372%

3.9176E+02

#29

10.82445211

2.636%

410.6343462

5.279042206

1.369%

3.8563E+02

#28

9.683376412

2.417%

400.7189634

5.147607688

1.349%

3.8171E+02

#27

9.788604094

2.413%

405.5831055

5.262413517

1.349%

3.9021E+02

#26

10.44517504

2.535%

411.9937537

5.536648821

1.433%

3.8643E+02

#25

10.13744948

2.460%

412.100561

5.394508102

1.377%

3.9181E+02

#24

10.04098433

2.427%

413.6366755

5.443583045

1.443%

3.7723E+02

#23

11.67776395

2.896%

403.1749695

5.177259771

1.369%

3.7820E+02

#22

10.90497621

2.656%

410.6343462

5.472849763

1.419%

3.8563E+02

#21

10.39320044

2.511%

413.8461112

5.126911323

1.326%

3.8671E+02

#20

10.63919062

2.624%

405.4651162

5.17382175

1.352%

3.8273E+02

#19

10.10858242

2.371%

426.4226173

5.178380368

1.349%

3.8379E+02

#18

11.00402966

2.751%

400.0038964

4.95761372

1.281%

3.8715E+02

#17