行政院國家科學委員會專題研究計畫 期中進度報告
可應用於軟性電子的 TFT 電路設計技術之開發--子計畫
六：可應用於軟性電子數位電路測試及容錯技術之開發
(2/3)
期中進度報告(完整版)
計 畫 類 別 ： 整合型 計 畫 編 號 ： NSC 96-2220-E-002-022- 執 行 期 間 ： 96 年 08 月 01 日至 97 年 07 月 31 日 執 行 單 位 ： 國立臺灣大學電子工程學研究所 計 畫 主 持 人 ： 李建模 處 理 方 式 ： 本計畫可公開查詢中 華 民 國 97 年 05 月 21 日
行政院國家科學委員會專題研究計畫 期中進度報告
計畫編號：NSC- 96-2220-E-002-022
執行期間：96 年 8 月 1 日至 97 年 7 月 31 日
計畫主持人：台大電子所 李建模 副教授
共同主持人：
計畫參與人員：
計畫類別：
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個別型計畫
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整合型計畫
本成果報告包括以下應繳交之附件：
□赴國外出差或研習心得報告一份
□赴大陸地區出差或研習心得報告一份
□出席國際學術會議心得報告及發表之論文各一份
□國際合作研究計畫國外研究報告書一份
處理方式：除產學合作研究計畫、提升產業技術及人才培育研究計畫、
列管計畫及下列情形者外，得立即公開查詢
□涉及專利或其他智慧財產權，□一年□二年後可公開查詢
執行單位：國立台灣大學電子工程研究所
中 華 民 國 97 年 05 月 日
可應用於軟性電子的 TFT 電路設計技術之開發
子計畫六：可應用於軟性電子數位電路測試及容錯技術之開發(2/3)
附件一可應用於軟性電子數位電路測試及容錯技術之開發
Testing and Fault Tolerant Techniques of Digital Circuits for Flexible Electronics
計畫編號：NSC- 96-2220-E-002-022
執行期間：96 年 8 月 1 日 至 97 年 7 月 31 日
主持人：台大電子所 李建模 副教授
一、 中文摘要 此次下線皆採用軟性電子製程。第一部份 為可自我偵錯設計的四位元全加法器，此技術 主要是為了可撓曲的軟性電子電路。如果電路 中有元件或導線遭受折疊或暫時故障而造成 輸出錯誤時，便可以送出訊號告知此電路目前 是輸出錯誤的。第二部份為軟性電子製程之可 測試式非同步電路：掃描鏈的設計。雖然非同 步電路沒有時脈訊號的控制，但我們依然可以 利用非同步電路傳送訊號的原理與特徵，在其 中插入掃描鏈來輸入測試訊號與擷取訊號，如 此將可提高非同步電路的測試功能。第三部份 則為一些基本的邏輯電路：四位元加法器，可 程式邏輯陣列之乘三器，NOR-NOR 邏輯閘， 可用於觀察 TFT 基本電路的特性。 英文摘要In this design, there are three function blocks. The First part is an self-detectable full adder design in TFT. This technique is designed for flexible characteristics of TFT chip. If the outputs are erroneous due to some folded elements or wire, the designed block can send a signal to notice that the output is error. The second part is DFT in asynchronous: scan-chain. Although the asynchronous circuit has no clock to control, we can still insert scan chain
according to the signal transmitting method. This will enhance testability of asynchronous circuits. The third part contains some fundamental
circuits for testkey: 4-bit full adder,
multiplied-by-3 PLA and NOR-NOR gates. Keyword: TFT, Fault-Tolerance, Asynchronous scan-chain, DfT, amorphous silicon
二、 計畫的緣由與目的 隨著軟性電子 TFT 製程技術之進步，將 電路與顯示整合於一片軟性材料上，不但可以 降低成本，又便於攜帶，可謂是科技人性化的 一大進步。然而軟性電子薄膜電晶體(TFT)的 可 靠 度 及 製 程 良 率 遠 不 如 傳 統 矽 晶 片 電 晶 體，如何在不可靠元件的限制下，設計出可以 容錯或偵錯甚至可自我測試的電路，便成為軟 性電子電路設計應用成功的技術之一。相對於 奈米矽製程已經在開發DFY(Design for yield) 或缺陷容忍(defect resilient)等技術，軟性電子 TFT 在此方面的研究尚未開始。和傳統矽製程 相比，軟性電子有許多特殊限制，例如: TFT 良率更低，速度更慢，隨著撓曲次數與通電時 間而變化特性等等。 但軟性電子亦有其特殊 優點，例如面積要求比較寬鬆。故本計畫的研 究動機為開發適用於軟性電子 TFT 數位電路之 測試與容錯技術，使其能運用在軟性電子的數 位電路設計上，讓整合性軟性電子系統不止可 以在實驗室中展示，而且可以步入商品化量 產，改變科技與生活。 三、 研究方法 3.1 設計原理與方法 在此計畫之研究上主要分兩大部份。第一 部份為：自我偵錯之加法器。此設計主要是將 輸入訊號乘以三之後做加法運算，然後再除以 三。如果加法器輸出有錯誤的話則可能會讓加 法結果無法被整除，由此便可擁有自我偵錯的 能力。 第二部份則是可測試式非同步電路。此部 份主要的電路是針對非同步電路無時脈訊號 的特性來做掃描鏈之設計，藉此提高非同步電 路之可測試式。 3.2 電路架構 圖一為比較器之電路架構，其中之乘三器
與除三器皆為可程式之邏輯陣列(PLA)之設計 圖二是可測試式非同步電路的掃描單元 與掃描鏈架構 3.3 模擬 模擬軟體為 Silvaco 所提供之電路模擬軟體 SMARTSPICE。圖三與圖四為可自我偵錯之加 法器的模擬訊號，測試向量為{A[3:0],B[3:0],CI} = {[1100],[0110],1}, {[0011],[1011],0}, {[1111],[0001],0}, {[1101],[1111],1}, {[0110],[0100],0}。圖五則是有關於非同步電 路掃描鏈的模擬。 圖一：可偵錯之四位元全加法器 圖二：掃描鏈(上圖)與掃描單元(下圖) 圖三：無錯誤發生之加法器 圖四：有錯誤發生之加法器 圖五：非同步掃描鏈之時序模擬 CO Sum3 Sum2 Sum1 Sum0 fty CO Sum3 Sum2 Sum1 Sum0 fty
四、執行進度 至目前為止在研究的進度上除了電路模 擬之外，亦包含使用工研院的玻璃基板製程來 作為晶片之實現，以及晶片量測之結果。晶片 的電路內容主要包括可自我偵錯之加法器以 及非同步電路的掃描鏈。 五、研究成果 晶片下線的相關規格、佈局圖與晶片外觀 如表一與圖六、圖七所示。 電壓規格 10V 電路面積 10mm x 10mm 電晶體數目 2177 n-channel MOS 功率消耗 1.43mW 使用製程 Amorphous silicon TFT 表一：晶片下線規格 圖六：晶片下線之佈局圖與電路分布(此子計畫部份) 圖七：使用工研院玻璃基板製程所開發出的軟性電子電路晶片。黃 色虛線框為此子計畫所開發出的數位電路。 量測主要使用的儀器為台大電機二館IC 量測實驗室(R327)的邏輯分析儀(TLA5203)與 數位訊號產生器(TLA715)。表二為量測結果之 整理，圖八為量測到之有錯誤之加法器，但其 可偵錯的特性亦能顯現出來；圖九為非同步電 路的掃描鏈(16 級)量測結果。
Circuit name Pass/Fail 量測/模擬
頻率(Hz) 量測環境 Muller-C 11/14 10k / 20k 照光 2-stage asynchronous scan-cell 8/14 2.8k / 2.5k 照光 16-stage asynchronous scan-chain 1/14 2.8k / 2.5k 照光 PLA (multiply-by-3) 13/14 10k / 30k 遮光 4-b full adder 11/14 16k / 33k 照光 4-b fault-detectable FA 10/14 1k / 3.3k 遮光 表二：各部份電路之良率與操作速度
圖八：可自我偵錯電路的量測時序圖 圖九：非同步電路之掃描鏈的量測結果 為測試通電時間對TFT 的影響，意即實 驗其製程的可靠度，在這一次量測中選用預先 設計好的一個大電晶體(W/L=9600u/8u)，以 VDS = VGS = 30V 的條件將之加壓至 10000 秒， 並量測一些時間點的電晶體特性並繪製成 IDS-VGS 曲線(圖十)，並且量測冷卻長時間之後 的TFT 特性。此實驗結果可以幫助電路設計 者加上關於製程可靠度的設計考量。 圖十：大電晶體長時間加壓之 I-V 曲線 六、結論與討論 此次下線量測結果與預期稍有落差，推測 主要原因如下： (1) 佈局時未加入輸出驅動電路(output driver)，使得輸出端需外接 buffer，因此可 能降低電路的效率。 (2) 製程不穩定，使得電路受到量測環境的影 響較大，而且在軟性電路上的通電時間與 晶片的工作特性亦有很大的關係(通電愈 久，效率愈低)。 (3) 電路中設計的 latch 邏輯閘未如預期的工作 效率，降低非同步電路掃描鏈的良率：而 基本邏輯閘的pull-up 能力亦不如預期，使 得電路的操作速度下降。 另外一個可以探討的問題是長時間通電對 TFT 的影響。雖然長時間操作可能會破壞 TFT 的原有特性，但若將 TFT 冷卻一段時間後卻 可以使其恢復一個程度，此實驗觀察到的現象 將可以提供給電路設計者另一個設計考量的 條件。 七、參考文獻
1. [Avizienis 71] Avizienis, A “Arithmetic error codes: Cost and effectiveness studies for application in digital system design,” IEEE
Transactions on Computers, Vol. C-20, No. 11,
November 1971, pp. 1322-1331.
2. [Johnson 89] B. W. Johnson, Design and
Analysis of fault-tolerant Digital Systems,
Addison-Wesely, 1989.
3. [Sparsø 01] J. Sparsø and S. Furber Principles of Asynchronous Circuit Design ~ A Systems Perspective, Kluwer, 2001.
