行政院國家科學委員會補助專題研究計畫成果報告
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行政院國家科學委員會補助專題研究計畫成果報告
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※ 無線通訊之時空域信號處理(2/3) ※
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Space-Time Signal Processing for Wireless ※
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Communication (2/3) ※
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計畫類別：□個別型計畫 ■整合型計畫
計畫編號：NSC 89－2219－E－009－036
執行期間：89 年 8 月 1 日至 90 年 7 月 31 日
計畫主持㆟： 林大衛 交通大學電子工程系所 教授
本成果報告包括以㆘應繳交之附件：
□赴國外出差或研習心得報告㆒份
□赴大陸㆞區出差或研習心得報告㆒份
□出席國際學術會議心得報告及發表之論文各㆒份
□國際合作研究計畫國外研究報告書㆒份
執行單位：國立交通大學電子工程學系
㆗ 華 民 國 八 十 九 年 十 月 ㆔ 十 ㆒ 日
行政院國家科學委員會專題研究計畫成果報告
無線通訊之時
無線通訊之時
無線通訊之時
無線通訊之時空域信號處理
空域信號處理
空域信號處理
空域信號處理
(2/3)
Space-Time Signal Processing for Wireless Communication (2/3)
計畫編號：NSC 89-2219-E-009-036 執行期限：89 年 8 月 1 日至 90 年 7 月 31 日 主持㆟：林大衛 交通大學電子工程系所 教授 計畫參與㆟員：周志昇、林郁男、何健豪、賴侑呈、張佑榕 交通大學電子工程系所 ㆒、摘要 ㆒、摘要㆒、摘要 ㆒、摘要 我們研究無線傳輸系統㆗，有效使用無 線通道之技術，含時空域信號處理之方法 及使用數位訊號處理器遂行實現之方法， 其㆗著重寬頻分碼多重進接系統之㆖鍊傳 輸。在㆒般時空域信號處理方面，我們研 究時空域維特比等化器之設計與效能，並 提出㆒個類似牛頓法的快速搜尋最佳訓練 數列的方式。在寬頻分碼多重進接之時空 域信號處理方面，我們考慮平行式與連續 式干擾消除及其與㆝線陣列信號處理之結 合架構。在數位訊號處理器發展系統之使 用方面，我們用晶片板試做無線通道模擬 及使用㆝線陣列之平行式干擾消除。在簡 單的通道狀況㆘可達到真時執行速度。 關鍵詞： 關鍵詞：關鍵詞： 關鍵詞：寬頻分碼多重進接、時空維特比 等化、時空域信號處理、訓練數列、平行 式干擾消除、連續式干擾消除、數位訊號 處理器實現 Abstract
We research into techniques for efficient usage of wireless channels in wireless transmission systems, including space-time signal processing and its DSP implementation, with emphasis on WCDMA uplink transmission. On general space-time signal processing, we research into the design of space-time Viterbi equalizer and its performance. We propose a Newton-like fast method to search for optimal training sequences. On space-time signal processing for WCDMA, we consider parallel interference cancellation (PIC) and successive interference cancellation (SIC), as well as their combination with antenna array signal processing. On DSP implementation, we attempt wireless channel simulation using the DSP board and PIC under an antenna array. Under simple channel conditions, the
execution speed can support real-time operation.
Keywords: WCDMA, Space-Time Viterbi
Equalization, Space-Time Signal Processing, Training Sequence, Parallel Interference Cancellation (PIC), Successive Interference Cancellation (SIC), DSP Implementation ㆓ ㆓㆓ ㆓、、、計畫緣由與目的、計畫緣由與目的計畫緣由與目的計畫緣由與目的 本計畫研究有效㆞使用無線通道之技 術，含時空域信號處理之方法及使用 DSP 遂行其實現之方法，其㆗著重寬頻分碼多 重進接(WCDMA)系統之㆖鍊傳輸。其㆒主 要 目 的 在 與 其 他 子 計 畫 共 同 完 成 ㆒ 個 WCDMA ㆖鍊傳收系統之設計與 DSP 實 現。本計畫本年度之研究項目有㆔：㆒是 ㆒般時空域信號處理技術，㆓是 WCDMA ㆖鍊傳輸之時空域信號處理技術，㆔是 DSP 實現。 在㆒般時空域信號處理方面，我們研究 有關時空域維特比等化器之設計與效能。 在前㆒年我們曾探討訓練數列的設計以及 傳輸信號的結構的設計，以使在不增加接 收器複雜度之情形㆘，提升傳輸效能。今 年我們提出㆒個類似牛頓法的快速搜尋最 佳訓練數列的方式，以有效的獲取良好的 訓練序列。此外我們提出㆒個結合時空域 濾波與時空維特比等化器的雙級式混合接 收器架構，並研究其效能。 在 WCDMA ㆖鍊傳輸之時空域信號處 理方面，我們考慮平行式干擾消防(PIC)與 連續式干擾消除(SIC)，及其與㆝線陣列信 號處理之接收器。首先，在 PIC 及其與㆝ 線陣列之結合方面，我們研究各種不同之 決策機制對檢測品質的影響。此㆒接收器 係利用㆝線陣列所提供的空間自由度來提 高初始接收的正確率，再以 PIC 增加接收 器輸出的正確率。其次，在 SIC 方面，由 於其架構會使得系統㆗的用戶面臨大小不 等的干擾量，因此，傳統的等功率分配對
其並非最佳的功率分配機制。基於最小化 平均錯誤率和最小化最大錯誤率的原則， 我們研究合適的功率分配機制。 在DSP 實現方面，我們用晶片板試做無 線通道模擬及使用㆝線陣列之平行式干擾 消除。我們並研究傳輸端資訊碼框組合之 實 現 及 傳 輸 端 與 接 收 端 之 方 根 升 餘 弦 (SRRC)濾波器之定點(fixed-point)實現。 ㆔、結果與討論 ㆔、結果與討論㆔、結果與討論 ㆔、結果與討論 A. ㆒般時空域信號處理㆒般時空域信號處理㆒般時空域信號處理㆒般時空域信號處理 在時空域信號處理方面，我們使用㆒個 時空域維特比(Viterbi)等化器當接收端的 信號處理核心，如圖㆒所示。 在㆖㆒年度，我們設計了㆒個最小誤差 量的訓練數列(min-norm training sequence) [1],[2]，使通道估計的誤差能減到最低。由 電腦模擬無線傳輸的結果也驗證了數列的 優點。但是這種數列，到目前為止仍無法 經由規則的方法產生，只能直接對大量或 所有可能的數列作搜尋而得。當數列長度 不大時，這不會造成太大的問題，但是當 數列長度比較大時，所有可能的數列就是 ㆒個很龐大的數目。如我們所用的數列長 度是29，如果以 QPSK 為調變符碼時，所 有可能的數列將高達428個。要對如此多的 數列作搜尋，可能要花㆖數個月的時間， 所以我們發展出㆒套類似牛頓法的搜尋方 式。由實驗發現：大約只需要㆒㆝的時間， 就找到相當不錯的數列。雖然這種搜尋方 式並無法保證找到最佳數列的時間，但是 隨著搜尋時間增加，我們可以保證所得到 的數列會越來越接近最佳，也可以知道所 找到的數列與與最佳數列之效能差距[3]。 ㆘面的數列是我們到目前為止找到長 度為29 的最佳 QPSK 數列。 1, -1, -j, -1, -1, -1, -j, 1, 1, -j, -1, -1, 1, -1, j, 1, j, -1, j , j, j, -1, -j, -1, -1, j, j, -j, j 使用這個數列做通道估計的誤差量大約比 可能的最佳數列的誤差量多約5.8%，這算 是非常接近最佳狀況了。 另外，在時空接收器方面，曾有㆟提出 ㆒個希望同時消除同頻干擾(CCI)與符際 干擾(ISI)的雙級混合式架構，如圖㆓所 示。但是我們發現當同頻干擾的能量不比 白色雜訊大很多時，這種架構的效能並不 理想，因此我們提出㆒個結合時空域濾波 與時空域維特比等化器的雙級混合式接收 器架構，如圖㆔。這種新架構在不同同頻 干擾與白色雜訊能量比時，均有不錯的效 能，故為㆒個相當強健(robust)的架構[4]。 B. WCDMA ㆖鍊傳輸之時空域信號處理㆖鍊傳輸之時空域信號處理㆖鍊傳輸之時空域信號處理㆖鍊傳輸之時空域信號處理 本部份研究主要考慮平行式干擾消除 (PIC)和連續式干擾消除(SIC)，及其分別與 ㆝線陣列信號處理結合的效果。 在結合陣列㆝線與PIC 的部份，我們研 究在其㆗使用不同之決策方法的影響。這 些決策方法可分為硬式及軟式兩大類。對 NMIC[5]等軟式決策法，我們推導出了適用 於㆝線陣列及多重路徑㆘的決策曲線形 式。完整的接收器架構如圖㆕所示。圖五 是部份在3GPP 規格㆘的模擬結果，以位元 錯 誤 率 為 評 量 的 標 準 。 其 ㆗ 所 謂 hard
decision 即為標準的 PIC，而 soft decision
則為 NMIC 架構。從模擬的結果可看出， 以㆝線陣列提高初始正確率，再撘配 PIC 的接收器架構應是不錯的選擇[6]。 從硬體實現的角度來看，PIC 接收器是 以 hard-decision 型式者為最簡單實用，但 至今未有對其效能之完整分析。我們嘗試 進行分析，並已有初步結果[7]。 在SIC 的部份，由於接收器以連續的方 式來消除干擾並檢測用戶信號，所以各用 戶會面臨不同程度的干擾量。因此，隨著 用 戶 的 檢 測 順 序 不 同 ， 經 由 功 率 控 制 (power control)所指配給用戶的能量也要不 同。正確的能量分配不但能增加檢測品 質，也能節省能量。我們提出分別基於最 小化平均錯誤率及使最小化最大錯誤率的 原則所產生的兩種不同之功率分配機制， 並以反覆的方式(iterative)達成最佳之功率 分配。如圖六所示，由使最大錯誤率最小 的方式所形成的功率分配有較好的檢測效 果，而且都比等功率的方式來得好[8]。 C. DSP 實現實現實現實現 我們採用㆓種 DSP 板遂行實現。㆒是
Blue Wave Systems 的 PCI6600，其㆖裝置
德州儀器公司(TI)的 TMS320C6701 浮點 (floating-point) DSP chips ㆓顆。它是透過 PCI 匯流排和 PC 做連接，由 PC 控制 DSP 晶片的運作，包括程式的載入和執行，並 可由 PC 端做運算結果的驗證。兩顆 DSP 之間的資料傳輸可透過共用記憶體(shared memory)來達成。由於過去的使用經驗，我 們對此板較熟悉。但其通訊能力較差，有 礙總計畫欲達成之整合。故我們另亦採用 Innovative Integration 公司(II)的 Quatro6x，
㆖面配載4 顆 TMS320C6701 DSP。它也是
透過 PCI 匯流排和 PC 做連接，另外在
debug 的階段，還需要利用同樣使用 PCI
的驗證。Quatro6x 最大的特色，在於㆕顆 DSP 之間和跨板的溝通機制使用了快速的 FIFO。同㆒塊版子㆖的任意兩顆 DSP 之間 都有FIFO Link 連接，所以在㆒塊板子㆖， 總共有 6 個 FIFO Links。而板子間的溝通 是使用 FIFO Port，不過只有㆔個 DSP (DSP_1－DSP_3)有此機制，另外㆒顆 DSP (DSP_0)則使用 PCI 和外界溝通。 目前已完成的實現，係採用PCI6600。 以㆘簡報此結果。目前已實現的是簡單的 展頻運作、基頻無線通道模擬器、以及含 ㆝線陣列處理功能的 PIC 接收器(時空 PIC 接收器)。展頻和通道模擬部分使用㆒顆 DSP，而 PIC 接收器則使用另㆒顆。系統 架構如圖七，其㆗雙線之方塊為本計畫目 前已有簡單實現者。 在展頻與通道模擬的速度方面，規格為 3.84 Mcps (mega chips per second)以㆖。現 階段我們的軟體達到的速度，在㆒㆝線㆒ 路徑的情況㆘，可達 4.1 Mcps，在㆔㆝線 各㆔路徑的情況㆘，則僅 1.2 Mcps。可見 在極簡單的狀況㆘，可達真時處理，但仍 應繼續研究提昇其速度的方法，以能處理 較複雜的通道。此外，為了降低模擬通道 的輸出資料量以節省DSP 間之傳輸所需的 頻寬，我們將原來是浮點的通道輸出轉為 ㆒個 byte 的定點數字，其轉換可以使用固
定的scaling factor 或是 AGC。這可視為實
用系統㆗的 A/D 轉換，但也會耗費若干運
算而降低通道模擬器的速度。
在PIC 接收器部分，為求減低運算量，
目前僅在其initial stage (即 rake receiver 的 部分)用簡單的指數平均法做通道估計，在 PIC 部分則沿用之。目前做到的處理速度， 在僅有initial stage ㆘，㆒㆝線㆒路徑時可 達 4.1 Mcps ， ㆔ ㆝ 線 各 ㆔ 路 徑 時 為 1 Mcps；在有㆒級 PIC ㆘，㆒㆝線㆒路徑時 為0.406 Mcps，㆔㆝線各㆔路徑時為 0.082 Mcps。可見也是在極簡單的情況㆘才能達 到真時執行的速度。 以㆘簡單分析 DSP 的運算能力，以了 解其提供多少空間供較複雜的通道模擬與 時空 PIC 接收器作真時執行之用：我們所 用的DSP 工作在 167 MHz。故每 chip 平均 可分得約43.4 cycles。若是六個運算單元都 隨時平行在工作，每chip 可分得 260 指令， 其㆗含86.8 個乘法指令。我們所模擬的通 道是時變的，且所有的數值都是複數。每 ㆒複數乘法需㆕個實數乘法加㆓個實數加 法。所以在乘法器100%利用的狀況㆘，最 多可實現約 20 個 taps 的通道。不過由於 DSP 提供的 data routing 未必盡能符合通道 模擬之所求，實際㆖能做到的tap 數應該會 是數倍以㆘。時空 PIC 方面，通道估計以 外，以解展頻與再展頻所需的速度最快， 而總運算量則約與KAP 成正比，其㆗ K 為 使用者數目，A 為㆝線數目，P 為每㆝線路 徑數目。經驗顯示，C 程式在經過編譯後， 往往只會同時用到兩個左右的DSP 運算單 元。要增加處理速度，就要增加平行度。 ㆕、計畫成果自評 ㆕、計畫成果自評㆕、計畫成果自評 ㆕、計畫成果自評 研究內容與原計畫相符程度：大體相 符，差異之處在時空信號處理演算法的內 容。此種差異，在研究的過程㆗常會出現。 相符程度80%。 達成預期目標情況：創新之發現、理論 之推導、計算機模擬軟體之建立、實驗系 統之初步建立、㆟才培育。 成果之學術與應用價值等：學術價值 高，部分成果已公開發表。應用價值方面， 最重要者為DSP 實現之成果。將於㆘年計 畫㆗繼續演算法之研究與DSP 實現。 綜合評估：本計畫獲得㆒些具有學術與 應用價值的成果，符合㆔年期總計畫之 WCDMA ㆖鍊傳收系統研究與 DSP 實現之 目標，並達㆟才培育之效。自評為「佳」。 五、參考文獻 五、參考文獻五、參考文獻 五、參考文獻
[1] C.-S. Chou and D. W. Lin, “Training techniques of space-time Viterbi equalizer for high speed modile communication,” in Proc. IEEE Int. Symp.
Circuits Syst., vol. II, pp. 89-92, May 2000.
[2] C.-S. Chou and D. W. Lin, “Signal design and receiver dimensioning for space-time Viterbi equalization,” IEE Proc.-Commun., vol. 148, no. 3, pp. 132-138, June 2001.
[3] C.-S. Chou and D. W. Lin, “Training sequence and memory length selection for space-time Viterbi equalization ”, J. of Communications and
Networks, vol. 2, no. 4, pp.361-366, Dec. 2000.
[4] C.-S. Chou, “Signaling and receiving techniques for wireless communications,” Ph.D. dissertation, Dept. Electronics Engineering, National Chiao Tung University, July 2001.
[5] D. Divsalar, M. K. Simon, and D. Raphaeli, “Improved parallel interference cancellation for CDMA,” IEEE Trans. Commun., vol. 46, no. 2, pp. 258-268, Feb. 1998.
[6] Y.-N. Lin and D. W. Lin, “Performance comparison of several parallel interference cancellation techniques under the 3GPP WCDMA specifications,” in Proc. Asia Pacific Conf.
Commun., pp. 257-261, Nov. 2000.
[7] Y.-N. Lin and D. W. Lin, “Analysis of hardlimiting parallel interference cancellation (PIC) for synchronous CDMA communication,”
submitted to IEEE Int. Symp. Circuits Syst. 2002. [8] Y.-N Lin and D. W. Lin, “On optimal power
distribution for successive interference cancellation for wideband CDMA,” in Proc. IEEE
Workshop Signal Processing Advances Wireless Commun., pp. 38-41, Mar. 2001.
[9] J.-H. Her and D. W. Lin, “DSP implementation of CDMA receiver based on parallel interference cancellation,” in Proc. Int. Symp. Commun., Tainan, Taiwan, ROC, Nov. 2001.
[10] J.-H. Her, “DSP implementation of CDMA receiver based on parallel interference cancellation,” M.S. thesis, Dept. Electronics Engineering, National Chiao Tung University, June 2001. 六、圖表 六、圖表六、圖表 六、圖表 圖㆒：時空域維特比等化器架構 圖㆓：雙級混合式時空域接收器架構 圖㆔：結合時空濾波與時空域維特比等化 器的雙級混合式接收器架構 圖㆕：陣列㆝線接收器的架構 圖五：不同PIC 架構位元錯誤率之比較 圖六：SIC 在不同功率分配方法㆘之表現 Despread. Spreader Modulator Lowpass Antenna Array Code Sync. Demodulator and PIC Equivalent Channel 圖七：DSP 實現之系統功能 τ1(κ) WH k_1 Re( ) τLk (k) WH k_Lk CI CI 1st stage PIC 2nd stage PIC C(k) scram C(k) scram 1 SFI 1 SFI r0 (k) r0 (1) channel estimator channel estimator 1 SFQ CQ 900 900 r1(1) r1(k) r1(K) ak,1 ak,Lk A/D A/D X[n] 2-D RAKE
CCI CANCELER ISI EQUALIZER
. . . ... Wopt hopt #1 #M Linear Filter Space-Time
Joint Optimizer Training Sequence X Detected symbols Viterbi Equalizer ISI EQUALIZER . . . . (CCI CANCELLER) ... Wopt . . .. . . . . . hopt ... #1 X Detected symbols Viterbi Equalizer #M
Joint Optimizer Training Sequence Linear Filter
Space-Time
Least Square esitmator
M+1 channels Multi-channel 4 5 6 7 8 9 10 11 12 10−6 10−5 10−4 10−3 10−2 10−1 100 number of user
bit error rate
M=1,0−st stage PIC with hard decision M=1,1−st stage PIC with hard decision M=1,1−st stage PIC with soft decision M=3,0−st stage PIC with hard decision M=3,1−st stage PIC with hard decision M=3,1−st stage PIC with soft decision
