行政院國家科學委員會補助專題研究計畫
■ 成 果 報 告
□期中進度報告
單晶片封裝系統數位電視多重標準接收器設計與實作
計畫類別：□
個別型計畫 ■
整合型計畫
計畫編號：NSC91－2218－E－110－001－
執行期間： 91 年 8 月 1 日至 92 年 7 月 31 日
計畫主持人：
王朝欽教授
共同主持人：
翁金輅教授
計畫參與人員：
洪子聖教授、蕭勝夫教授、黃英哲教授、陳儒雅助理教
授、張雲南助理教授、邱日清助理教授
成果報告類型(依經費核定清單規定繳交)：□精簡報告 ■完整報告
本成果報告包括以下應繳交之附件：
□赴國外出差或研習心得報告一份
□赴大陸地區出差或研習心得報告一份
□出席國際學術會議心得報告及發表之論文各一份
□國際合作研究計畫國外研究報告書一份
處理方式：除產學合作研究計畫、提升產業技術及人才培育研究計畫、
列管計畫及下列情形者外，得立即公開查詢
■涉及專利或其他智慧財產權，□一年■二年後可公開查詢
執行單位：國立中山大學
電機工程學系
中 華 民 國 92 年 8 月 31 日
中英文摘要
一、計畫中文摘要 關鍵字：NTSC、DVB、SiP、MPEG2、YCrCb、RGB、LCD 顯示器、電漿顯示 器、影像解碼器 在即將來臨的後 PC 時代，我們被來自不同來源之不同類型的資訊所淹 沒，如：無線通訊、個人電腦、網際網路與各式媒體。長久以來，電視相關產品 一直被台灣的半導體與 IC 設計廠商所忽略，反觀台灣在個人電腦相關產業卻極 為成功。除了如 [1] 之類外，大多數的電視或影像生產廠商均從事系統或電路 板設計。但大多數最重要的視訊晶片與 IP (智財權) 卻由許多國外公司所持有， 如： [2]∼[13] 等皆是。本計劃一共包含了五個子計劃，其目標將針對即將來臨 的數位電視時代來設計、發展、驗証與整合相關重要 IP。 計畫目標： 數位電視是一種高度整合型的系統，可視為一電視訊號的接收器一樣。當接 收有意義的訊號後，將執行一連串的動作包含了：調諧、解調變、解碼、重新同 步、驅動顯示器與喇叭。在此同時，它亦執行使用者的需求，如：頻道選擇、亮 度、對比或是顏色調整與自動增益控制 (AGC - Automatic Gain Control)。然而， 雖然許多國家，包括美國、台灣、日本等，已經宣佈到西元 2006 年時將完全播 放數位電視節目，但是傳統電視並不會馬上被淘汰。相反的，機頂盒 (Settop Box) 或其它資料轉換器將被發展，用來轉換數位傳播訊號成傳統類比格式。 NTSC 標 準是傳統電視中最受到歡迎的規格。至於即將來臨的數位電視傳播，DVB (Digital Video Broadcasting) 標準已經被証明並公認較 NTSC 的高級版本 ATSC 來得 優越 [14]、[15]。因此，在本計劃中以下的項目將明確的分類以滿足傳統 NTSC 規格 [16]∼[23] 與下一代數位電視標準，[24]∼[31]。 因此，本計劃之目標如下： 1. 與 NTSC 與 DVB 標準相容之 DTV 所需的各個 IP。 2. 包含了 ASIC、裸晶、FPGA 或軟體格式之 IP 原型，將會被完整的驗証、 測試與量測。3. 經驗證後之原型 IP 將會與其它發展成熟的 IP 如 MPEG-2 解碼器共同整 合成 SiP (System-In-Package) ，以實現一個具有 LCD 顯示的可攜式系統或 是擁有電漿顯示器的家庭劇院。 第一年之研發目標：數位 NTSC 接收器 由於 MPEG 解碼器在 NTSC 中並不需要，因此將發展並測試 NTSC 接收器的 所有 IP。由於市面上已經有許多類比的解決方案。我們因此將發展幾乎全為數 位式之方案（solution）。也就是說：類比數位轉換器將儘可能的朝 RF 前端擺置。 另一方面來說，數位類比轉換器將會非常的靠近顯示器與喇叭。因此調諧器與混 音器跟整個解調器的一大部份將會以數位方式處理。大量新式的數位信號處理演 算被將被引用與實作出影像解碼器與音效解碼器。
二、計畫英文摘要
Keywords : NTSC, DVB, SiP, MPEG2, YCrCb, RGB, LCD display, PDP, video decoder
In the coming post-PC era, we are overwhelmed by different types of information from different sources, e.g., wireless communication, PC, inter-net, and medias. One of the major electronics markets which are long ignored by Taiwan semiconductor and IC design power houses is the TV-related products. Most of the TV or video manufacturers are system or board designers besides a few exceptions [1]. By contrast, Taiwan has been very successful in the PC-related business. Lots of the most wanted chips and IPs are owned by large foreign companies, e.g., [2]~[13]. The project, which includes a total of 5 sub-projects, are aimed at the design, development, verification, and integration of the important IPs (intellectual properties) for the coming digital television (DTV) era.
Goal :
A DTV is a hybrid system which is deemed as a receiver of TV signals. After
receiving the meaningful signals, it executes a serious of operations, including tuning, demodulating, decoding, re-synchronizing, driving the display and speakers.
Meanwhile, it also complies with the users' demand, e.g., channel selecting,
brightness, contrast, or color adjustment, and AGC (automatic gain control). However, although the digital TV programs were announced to be full-scaledly broadcast in 2006, the traditional TV sets won't be obsolete right away. On the contrary, settop boxes or other data converters shall be developed to translate the digital broadcast signals into the traditional analog format. The NTSC standard is the most popular specification for the traditional TVs. Regarding the up-coming DTV broadcasting, the DVB (digital video broadcasting) has been proved and recognized to be superior to the advanced version of NTSC, i.e., ATSC, [14], [15]. Hence, the following items are clearly set to be realized in this project to meet the conventional NTSC specifications, [16]~[23], and the next-generation DTV standard, DVB, [24]~[31].
1. IPs for DTVs which are complied with NTSC and DVB standards.
2. prototypes of the IPs, which could be in ASIC, die, FPGA, or S/W format, are thoroughly verified, tested, and measured.
DTV system with a LCD display or a home theater with a PDP.
Goal of the 1st year : digital NTSC receiver
Since the MPEG decoder is not required, IPs for the NTSC receiver will be fully developed and tested. There have been many analog solutions on the shelf. We, thus, will go on exploring the nearly-digital solutions. That is, the ADCs will be pushed toward the RF frontend as much as possible. On the other side, the DACs will be moved to be very close to the displays and speakers. Thus, a huge portion of the tuner, and mixer, and the entire demodulator are digitized. Mass amount of novel digital signal processing algorithms will be introduced and implemented in the video decoder and audio decoder.
目錄
中文摘要……….I 英文摘要………..III 一、前言……….…1 二、研究目的……….1 三、文獻探討……….2 四、研究方法……….4 1. 進度監控………...4 2. 功能驗証………...5 3. 問題排除………...6 4. 完整系統整合………...6 5. 各子計畫執行進度與方式………...7 5.1 子計畫一、攜帶型數位電視之隱藏式高效能接收天線設計與實作..7 5.2 子計畫二、數位電視射頻調諧器之研製與單晶片封裝系統技術 之實現………..16 5.3 子計畫三、數位電視解碼器之混合信號電路設計與實作…………28 5.4 子計畫四、數位電視解碼器之數位信號處理及系統控制 之軟硬體模組設計及實作………..31 5.5 子計畫五、多重標準數位電視接收機之基頻子系統設計與實作…40 五、結果與討論……….…….105 子計畫一、……….…….105 子計畫二、……….…….105 子計畫三、……….…….105 子計畫四、……….…….106 子計畫五、……….…….107圖目錄
圖 4.1: 本計劃之分工合作架構圖………..4 圖 4.2: 由上往下之計畫切割………..5 圖 4.3: 由下往上進行測試與整合………..6 圖 4.4: 攜帶型電視機尺寸設定………...8 圖 4.5: 三種不同的天線蜿蜒繞線設計方法………...9 圖 4.6: 子計畫一所設計天線之詳細參數……….10 圖4.7: 本設計天線之詳細參數 (二)……….10 圖 4.8: 本設計天線之返回損失阻抗頻寬量測圖……….11 圖4.9: 傳統單極天線之輻射場型圖……….12 圖4.10: 本設計天線之輻射場型圖………...12 圖4.11: 本設計天線在頻帶之增益變化圖………...13 圖4.12: 本設計天線之實測裝置配置圖………...14 圖4.13: L 形阻抗轉換電路示意圖……….15 圖4.14: L 形阻抗轉換電路加上一 75Ω之終端電阻……….15 圖4.15: L 形阻抗轉換電路配合75Ω 終端負載所量得之返回損失圖……….16 圖4.16: 傳統類比電視調諧器所用之單次轉頻架構...………19 圖4.17: 在本計畫第一階段所規劃之雙次轉頻射頻調諧器架構………...20 圖4.18: 射頻調諧器之直接轉頻式零中頻架構………...21 圖4.19: 在本計畫第二階段所規劃之雙次轉頻第二零中頻射頻調諧器架構…...22 圖4.20: 射頻調諧器雙次轉頻架構之頻率規劃………...23 圖4.21: 釘架式晶片尺寸封裝………...25 圖4.22: 應用 Ansoft 三維電磁模擬軟體評估封裝效應………...26 圖4.23: 釘架式晶片尺寸封裝之等效電路模型………...26 圖4.24: 應用 Ansoft 三維電磁模擬軟體設計內埋於封裝基板中之高 Q 值(左) 電感器與(右)電容器………...28 圖4.25: 內埋於封裝基板中之高 Q 值被動元件之寬頻集總式等效電路模型； (左)………...28 圖4.26: NTSC 數位電視接收器之 ADC 與數位解碼器………..30 圖4.27: 2-D comb filter………...30 圖4.28: 4-T SRAM………..31圖4.29: Vector Interrupt Controller block diagram……….32
圖4.30: An AMBA platform with VIC IP………35
圖4.31: Quartus II 軟硬體設計流程………...36
圖4.32: Excalibur ARM 嵌入式匯流排架構………..37
圖4.33: AHB slave 與所提出之 IMDCT 架構整合………38
圖4.35: NTSC 訊號準位……….42 圖4.36: NTSC 訊號產生方塊圖……….43 圖4.37: 水平掃描線掃描軌跡示意圖……….……..44 圖4.38: 水平同步訊號、繫色訊號示意圖……….……..45 圖4.39: 影像訊號產生方塊圖……….……..46 圖4.40: IQ 調變方塊圖……….……..46 圖4.41: 色差訊號示意圖……….……..46 圖4.42: 亮度訊號示意圖………..……….……47 圖4.43: 影像訊號示意圖……….…..47 圖4.44: 垂直遮沒指標示意圖……….………..48 圖4.45: 奇→偶圖場間之垂直遮沒指標示意圖……….……….50 圖4.46: 偶→奇圖場間之垂直遮沒指標示意圖……….……….50 圖4.47: NTSC 模擬訊號示意圖……….………51 圖4.48: NTSC 模擬訊號示意圖……….………51 圖4.49: NTSC 訊號解調系統圖……….………52 圖4.50: 水平同步偵測方塊圖……….………..53 圖4.51: 位移修正示意圖……….………..53 圖4.52: 垂直同步及奇、偶圖場偵測方塊圖……….………..54 圖4.53: 垂直同步及奇、偶圖場判斷示意圖……….………..54 圖4.54: 繫色訊號偵測方塊圖……….………..55 圖4.55: wt在 N=10，N=20，N=30 的分佈圖形……….……….57 圖4.56: 數位鎖相迴路……….………..57 圖4.57: 2D 二線梳形濾波器……….….……….58 圖4.58: 2D 三線梳形濾波器………..………….58 圖4.59: N=6 時之梳形濾波器 ( H z( ) 1 z= + −6)………..………...59 圖4.60: N=6 時之梳形濾波器 ( H z( ) 1 z= − −6)………...………...59 圖4.61: 亮度(Y)/色差(C)頻譜分佈示意圖.……….….………60 圖4.62: 梳形濾波器和亮度(Y)/色差(C)頻譜分佈示意圖………..…….60 圖4.63: 色差訊號解調方塊圖………..…….61 圖4.64: 有限脈衝響應低通濾波器運算示意圖………..…….61 圖4.65: 比較器位準為-9，不同暫存器的同步時間估計誤差平均值………..…..63 圖4.66: 比較器位準為-19，不同暫存器的同步時間估計誤差平均值………..…64 圖4.67: 比較器位準為-29，不同暫存器的同步時間估計誤差平均值………64 圖4.68: 比較器位準為-39，不同暫存器的同步時間估計誤差平均值………65 圖4.69: 比較器位準為-9，不同暫存器的同步時間估計誤差變異量……….65 圖4.70: 比較器位準為-19，不同暫存器的同步時間估計誤差變異量…………..66 圖4.71: 比較器位準為-29，不同暫存器的同步時間估計誤差變異量………66 圖4.72: 比較器位準為-39，不同暫存器的同步時間估計誤差變異量………67
圖4.73: 暫存器大小為 5，不同比較器位準的同步時間估計誤差平均值………...67 圖4.74: 暫存器大小為 15，不同比較器位準的同步時間估計誤差平均值……….68 圖4.75: 暫存器大小為 25，不同比較器位準的同步時間估計誤差平均值……….68 圖4.76: 暫存器大小為 35，不同比較器位準的同步時間估計誤差平均值……….69 圖4.77: 暫存器大小為 5，不同比較器位準的同步時間估計誤差平均值………69 圖4.78: 暫存器大小為 15，不同比較器位準的同步時間估計誤差變異量……….70 圖4.79: 暫存器大小為 25，不同比較器位準的同步時間估計誤差變異量……….70 圖4.80: 暫存器大小為 35，不同比較器位準的同步時間估計誤差變異量……….71 圖4.81: 比較器位準為-36，不同暫存器的同步時間估計誤差平均值……...…….72 圖4.82: 比較器位準為-37，不同暫存器的同步時間估計誤差平均值………..…..73 圖4.83: 比較器位準為-38，不同暫存器的同步時間估計誤差平均值………...….73 圖4.84: 比較器位準為-36，不同暫存器的同步時間估計誤差變異量………...….74 圖4.85: 比較器位準為-37，不同暫存器的同步時間估計誤差變異量………...….74 圖4.86: 比較器位準為-38，不同暫存器的同步時間估計誤差變異量………75 圖4.87: 暫存器大小為 7，不同比較器位準的同步時間估計誤差平均值………75 圖4.88: 暫存器大小為 8，不同比較器位準的同步時間估計誤差平均值………...76 圖4.89: 暫存器大小為 9，不同比較器位準的同步時間估計誤差平均值………...76 圖4.90: 暫存器大小為 7，不同比較器位準的同步時間估計誤差變異量………...77 圖4.91: 暫存器大小為 8，不同比較器位準的同步時間估計誤差變異量………...77 圖4.92: 暫存器大小為 9，不同比較器位準的同步時間估計誤差變異量………...78 圖4.93: 傳送機傳送之原始圖片………...79 圖4.94: YC 分離器輸出之亮度訊號 MSE………..79 圖4.95: YC 分離器輸出之色差訊號 MSE………..80 圖4.96: 無頻率及相位偏移時 IQ 差異量………..81 圖4.97: 經三線梳型濾波器在無頻率及相位偏移時的還原圖像………...81 圖4.98: 無頻率偏移及相位偏移45 時 IQ 差異量………82 o 圖4.99: 經三線梳型濾波器在無頻率偏移及相位偏移45o時的還原圖像……….83 圖4.100: 無頻率偏移及相位偏移 90 時 IQ 差異量………..83 o 圖4.101: 經三線梳型濾波器在無頻率偏移及相位偏移 90 時的還原圖像……...83 o 圖4.102: 頻率偏移 100 kHz、無相位差異時 IQ 差異量………84 圖4.103: 頻率偏移 200 kHz、無相位差異時 IQ 差異量………84 圖4.104: 頻率偏移 400 kHz、無相位差異時 IQ 差異量………....85 圖4.105: 頻率偏移 100 kHz、相位差異45o時IQ 差異量………..85 圖4.106: 經三線梳型濾波器在頻率偏移 100 kHz、相位差異45o時的還原圖像...86 圖4.107: 非等權重頻率估測器之正規化頻率偏移誤差量平均值……….88 圖4.108: 非等權重頻率估測器之正規化頻率偏移誤差量平均值局部放大圖….88 圖4.109: 均等權重頻率估測器之正規化頻率偏移誤差量平均值……….89 圖4.110: 不同頻率估測器之正規化頻率偏移誤差量平均值……….89
圖4.111: 均等權重頻率估測器之正規化頻率偏移誤差量平均值局部放大圖…..90 圖4.112: 非等權重頻率估測器之正規化頻率偏移誤差量標準差……….91 圖4.113: 均等權重頻率估測器之正規化頻率偏移誤差量標準差……….91 圖4.114: 不同頻率估測器之正規化頻率偏移誤差量標準差……….92 圖4.115: 鎖相迴路架構圖……….92 圖4.116: 相平面圖……….94 圖4.117: 總迴路增益為 90，初始頻率誤差設定為 30、50、85 以及 105（Hz） 的相位平面圖。………95 圖4.118: 總迴路增益為 100，初始頻率誤差設定為 30、50、85 以及 105 （Hz）的相位平面圖……….96 圖4.119: 總迴路增益為 110，初始頻率誤差設定為 30、50、85 以及 105 （Hz）的相位平面圖。……….96 圖4.120: 總迴路增益為 3000，初始頻率誤差設定為 1000、2000、3500 以及 4500（Hz）的相位平面圖。………...97 圖4.121: 總迴路增益為 5000，初始頻率誤差設定為 1000、2000、3500 以及 4500（Hz）的相位平面圖。………...98 圖4.122: 總迴路增益為 5000，初始頻率誤差設定為 1000、2000、3500 以及 4500（Hz）的相位平面圖。………...98 圖4.123: 線性 PLL 模型……….………99 圖4.124: 在阻尼因子設定為 0.707，初始頻率偏移設定為 100Hz，自然頻率 設定為10 Hz 的二階鎖相迴路裡，左為相平面關係圖，右為時間與 壓控震盪器頻率的關係圖。………..101 圖4.125: 在阻尼因子設定為 0.707，初始頻率偏移設定為 100Hz，自然頻率 設定為20 Hz 的二階鎖相迴路裡，左為相平面關係圖，右為時間與 壓控震盪器頻率的關係圖。………..101 圖4.126: 在阻尼因子設定為 0.707，初始頻率偏移設定為 100Hz，自然頻率 設定為30 Hz 的二階鎖相迴路裡，左為相平面關係圖，右為時間與 壓控震盪器頻率的關係圖。………..101 圖4.127: 在阻尼因子設定為 0.707，初始頻率偏移設定為 1000Hz，自然頻率 設定為100 Hz 的二階鎖相迴路裡，左為相平面關係圖，右為時間與 壓控震盪器頻率的關係圖。………..102 圖4.128: 在阻尼因子設定為 0.707，初始頻率偏移設定為 1000Hz，自然頻率 設定為150 Hz 的二階鎖相迴路，左為相平面關係圖，右為時間與壓 控震盪器頻率的關係圖。……….102 圖4.129: 在阻尼因子設定為 0.707，初始頻率偏移設定為 1000Hz，自然頻率 設定為200 Hz 的二階鎖相迴路裡，左為相平面關係圖，右為時間與 壓控震盪器頻率的關係圖。………..102 圖4.130: 在阻尼因子設定為 0.707，初始頻率偏移設定為 2000Hz，自然頻率
設定為100 Hz 的二階鎖相迴路裡，左為相平面關係圖，右為時間與 壓控震盪器頻率的關係圖。………..103 圖4.131: 在阻尼因子設定為 0.707，初始頻率偏移設定為 2000Hz，自然頻率 設定為150 Hz 的二階鎖相迴路裡，左為相平面關係圖，右為時間與 壓控震盪器頻率的關係圖。………..103 圖4.132: 在阻尼因子設定為 0.707，初始頻率偏移設定為 2000Hz，自然頻率 設定為200 Hz 的二階鎖相迴路裡，左為相平面關係圖，右為時間與 壓控震盪器頻率的關係圖。………..103 圖4.133: 在阻尼因子設定為 0.707，初始頻率偏移設定為 4000Hz，自然頻率 設定為100 Hz 的二階鎖相迴路裡，左為相平面關係圖，右為時間與 壓控震盪器頻率的關係圖。………..104 圖4.134: 在阻尼因子設定為 0.707，初始頻率偏移設定為 4000Hz，自然頻率 設定為150 Hz 的二階鎖相迴路裡，左為相平面關係圖，右為時間與 壓控震盪器頻率的關係圖。………..104 圖4.135: 在阻尼因子設定為 0.707，初始頻率偏移設定為 4000Hz，自然頻率 設定為200 Hz 的二階鎖相迴路，左為相平面關係圖，右為時間與 壓控震盪器頻率的關係圖。………..104
表目錄
表3.1: 黑白電視與彩色電視之規格比較……..………2 表4.1: 內藏式電視天線與傳統單極在不同長度下天線特性之比較表……….…14 表4.2: DVB-T 接收機最小等效輸入訊號準位[26]………..17 表4.3: 針對 DVB-T 接收訊號受 PAL-I 訊號干擾情形所規劃之保護比例[26]….17 表4.4: DVB-T 系統不同模態之資料傳輸率[26]………..18 表4.5: DVB-T 系統以 2k-16QAM-1/2 模態在行動接收時之接收器相關規範及 實場測試數據………..19 表4.6: 雙次轉頻架構之同中頻干擾數分析……….24 表4.7: 射頻調諧器雙次轉頻架構之各級及串級元件參數規劃……….24 表4.8: 射頻調諧器雙次轉頻架構之雙調去敏化分析……….25 表4.9: NTSC 基本規格………..29 表4.10: 三個暫存器之設定………...33一、前言
數位電視頻道即將於2006 年開播，即將改變傳統以來類比式電視的時代。 數位電視之到來，將給全世界的半導體產業帶來一波巨大之商機，以 Cahners In-Stat Group 之評估，在 2006 年將達百億美金以上。而台灣在電視產品相關 IC 設計上，因為早期投入之時間過晚，人才誘因不足，智財權也不足，因而完全仰 賴外商。為了配合數位電視發展，數位化的視訊解碼器有其必要性。經數位化後 的視訊訊號可以由全數位的方式來做影像的控制、處理等後端工作，且可以完全 配合目前數位顯示器，如液晶電視 (LCD TV)、電漿電視 (PDP) 等產品。 NTSC 影像解碼器為接收經天線放大之電視畫面視訊訊號，並將畫面資料解 碼為亮度 (Luminance，Y) 及彩度 (Chrominance，C) 訊號，供給顯示器作畫面 顯示用，故影像解碼器所解出亮度及彩度訊號將會直接影響到顯示器畫面的品 質。二、研究目的
本計畫之第一年執行目標為數位電視視訊解碼器，並相容於現行之類比電視 廣播標準 (NTSC)，具有手動與自動設定功能，可接收來自無線天線之 VHF/UHF 信號，解碼並輸出 LCD 或是 PDP 等平面顯示器所接收之信號，如 RGB 信 號。本計畫中預計要開發個別之晶片，最後將因應市場上小型化與攜帶性之需 求，以 SiP 方式來產出單晶片數位電視。本計畫預計開發之個別核心晶片(或 IP) 包括：VHF/UHF 接收機與解調器，有線電視接收機與解調器，高位元快速視訊 ADC 與 DAC、AGC、數位控制 PLL、scaler、slicer、comb filter 等視訊處理 器模組以及杜比 AC3 音訊處理器、內嵌式 SRAM 資料處理韌體與低功率 16/32 bit 微控器。上述之產出 IP 將會先分別歸類為 RF 信號模組、混合信號模組、以及數 位信號模組以進行 SOC 之整合。然而由於製程上之差別，最後完成之雛型系統 將以 SiP 型式配合 MCM (Multi Chip Module) 佈置，加上天線來測示與展出。
三、文獻探討
世 界 上 電 視 影 像 系 統 主 要 分 成 三 大 系 統 ， 分 別 是 NTSC [32] 、 PAL 及 SECAM 。 美 國 、 台 灣 與 日 本 (NTSC-J) 所 使 用 的 規 格 為 NTSC， 中 國 大 陸 、 中 東 及 歐 洲 大 部 分 國 家 是 使 用 PAL 規 格 ， 而 俄 羅 斯 、 法 國 及 受 前 蘇 聯 統 治 的 國 家 大 部 分 使 用 SECAM。 所謂 NTSC (National Television System Committee) 系統是由美國國家電視系統委員會於西 元1953 年所提出的彩色電視播送標準 [16]∼[23]。NTSC 系統是一種能與黑白 電視系統並存的視訊播送標準，其使用技術主要是由RCA [33] 所研發出來，此 系統之主要目的在於解決彩色電視和黑白電視相容的問題。傳統黑白電視所傳播 之訊號為亮度，而RCA 所提出之解決方式是在原先的傳播訊號中加入彩度，以 便與傳統黑白電視訊號相容。表 3.1 是黑白電視與彩色電視之規格比較。 黑白電視 彩色電視 (NTSC) 掃描線數 525 條 525 條 垂直掃描頻率 60 Hz 59.94 Hz 垂直掃描間隔 16.667 ms 16.683 ms 水平掃描頻率 15.75 kHz 15.74326 kHz 水平掃描間隔 63.492 us 63.556 us 垂直回朔期間 5 ~ 8 % 7 ~ 8 % 水平回朔期間 16.5 ~ 18 % 16.5 ~ 18 % 傳播影像訊號 亮度 彩度及色差 表3.1: 黑白電視與彩色電視之規格比較 由於彩色電視發展至今，已經超過 50 年的歷史，因此相關之論文與文獻數 量十分龐大，以彩色電視解碼器 (NTSC decoder) 而言，早期文獻主要是著重使 用不同的類比電路如低通濾波器 [34]∼[40] 和高通濾波器 [41]∼[45] 來分離 亮度和色差訊號，為了改善所接收之影像，有人亦提出了使用帶拒濾波器 (notch filter) [46]∼[54] 和帶通濾波器(band-pass filter) [55]∼[60] 的方法。而隨著數位 電路的蓬勃發展，近年來亦有相當多的文獻是以數位電路來改良並整合傳統之設 計 [2]∼[13]。然而大部份之文獻均花費極大力氣在視訊訊號處理上，付出極大 之成本。 由於 NTSC 系統的相關文件已經十分成熟且普遍，因此不論是上網搜尋或 是國際性期刊上均有相當豐富的參考資料。以下依不同類別將相關之參考資料作 一簡單整理：
天線：[61]∼[70]
射頻調諧器：[71]∼[90]
混合信號電路 (ADC/DAC)：[91]∼[96]
四、研究方法
1. 進度監控 本計畫為「單晶片封裝系統數位電視多重標準接收器設計與實作」之總計 畫，因此主要研究方法在於溝通並整合各子計畫間之進度與成果。計畫執行時間 自91 年 8 月 1 日開始，至 92 年 7 月 31 日結束。為了確保本計畫進度之確實執 行，在計畫執行期間約每二週即召開所有子計畫之進度研討會議 (時間分別為： 2002/08/05、2002/09/03、2002/09/18 … 2003/01/07、2003/01/21、2003/02/04…)， 針對各子計畫之進度加以追蹤，並針對其有困難之處如 IC 設計工具使用問題、 工作站維護、乃至於規格文件之取得及研討等一一加以解決。此外，不同子計畫 間之介面溝通亦為計畫成敗之一相當重要因素，個別元件能動作固然驗証了該子 計畫所產出之成果，但若無法加以整合，則終歸是單一功能之元件，而不是擁有 完整功能之系統。圖 4.1 為當初申請計畫時所規畫之分工合作架構圖，總計畫 在進度研討會議中除了一再的針對各子計畫間之介面溝通加以著墨，更要求相鄰 子計畫間必須密切針對介面溝通進行協調，以便未來進度完整系統整合。 ADC ADC ARM CPU ARM CPU Memory Controller Data SRAM Audio Processor DAC Graphics Controller PCI Bridge Color MUX YUV to RGB PCI Bus I/O Controller (Keypad) DAC Display Program/Data ROM NTSC/DVB Video Decoder NTSC/DVB Tuner I RF RF NTSC/DVB Audio Decoder Speaker MPEG-2 Decoder MPEG-2 Decoder 子計畫四 子計畫三 子計畫一 子計畫二 Q DemodulatorNTSC/DVB 子計畫五 Cable 圖 4.1: 本計劃之分工合作架構圖2. 功能驗証 在計畫執行過程中，功能驗証是絕對不可忽略的項目，雖然在進行計畫切割 時是以由上到下 (top-down) 如圖 4.2 的方式來規格每個子計畫之分工合作架 構。然而各子計畫之每個模組均需完成功能驗証，方可整合至系統中。因此，功 能驗証是以由下到上 (bottom-up) 如圖 4.3 的方式，針對目前所設計的模組來加 以測試，經由測試無誤之模組，才可與其它模組整合，整合過之模組則需重複進 行測試-整合的流程，由小至大，直至完成整個子計畫之設計與功能驗証。如此 一來才可與其它子計畫進行整合，同樣的，在進行整合的流程中，亦需一再的進 行功能驗証，以確保整合成果無誤。 單晶片封裝系統數位電視多重標準接收器設計與實作 總計畫 子計畫一 子計畫二 子計畫三 子計畫四 子計畫五 NTSC 視訊 解碼器 SRAM 水平 同步器 相位 追蹤器 天線 模組1 天線 模組n 射頻 調諧器 單封裝 系統 微控器 系統 控制 電路 第一層 第二層 第三層 圖 4.2: 由上往下之計畫切割
模組 1 模組 2 通 過 通 過 整合 未 通 過 未 通 過 測試 測試 除錯/再設計 除錯/再設計 測試 未 通 過 除錯/再設計 通過 與上一層進行整合 圖 4.3: 由下往上進行測試與整合 3. 問題排除 不可諱言，一個規模龐大之整合型計畫，免不了會遭遇大大小小的問題，因 此前述之進度研討會議之另一個目標即在於設法將各子計畫所遭遇之問題進行 排除。舉例來說，在進行 NTSC 訊號解碼時必需有 NTSC 之測試訊號以當作 訊號輸入源來進行解碼測試。但是 NTSC 訊號產生器昂貴的價格使得我們無法 自行購置，此時即需要總計畫出面向外尋求可用支援以便取得測試訊號。經由不 斷的向外面廠商尋求支援，最後獲得新竹飛鳥半導體股份有限公司之大力支援， 免費提供相關之測試訊號，如此一來方能完成相關訊號之解碼器設計。至於其它 方面會遇到的問題如量測儀器無法滿足需求、軟/硬體設備不足需進行系統升級 等，均於計畫執行流程中一一浮現出來。大部份的問題能自行解決，少部份需要 外界支援者亦盡力需求相關擁有類似資源之廠商協助。因此未影響到計畫執行進 度。 4. 完整系統整合 由於時間緊湊，截至目前為止，各子計畫目前完成之預計進度泰半有初步成 果，但限於時間之因素，完整系統整合仍未完成，主因如下： 1. 天線 (子計畫一) 之測試必須有 NTSC 測試訊號之發射源，目前仍待業界
廠商支援。 2. NTSC 解碼晶片 (子計畫三) 已經由 CIC 前瞻性晶片審查通過並完成下 線，唯自下線至取回仍需一段時間以完成測試等工作項目。 3. ADC/DAC (子計畫三) 已經由 CIC 前瞻性晶片審查通過並完成下線，唯自 下線至取回仍需一段時間以完成測試等工作項目。 5. 各子計畫執行進度與方式 以下針對各子畫所執行之進度與方式作一簡要概述，詳細執行結果請參閱各 子計畫之結案報告。 5.1. 子計畫一、攜帶型數位電視之隱藏式高效能接收天線設計與實作 本子計畫針對適用於電視頻道7-13 (174-216 MHz)之訊號接收的高效能之低 姿勢天線進行研製： (1)低姿勢之折彎螺旋天線設計與實作：利用此種折彎螺旋天線可以大幅縮小天 線的尺寸，初步螺旋繞線的直徑選擇小於2 cm，其軸長選擇小於 7 cm，而整體 天線高度以低於3 cm 為目標。在此尺寸下，折彎螺旋繞線的總長度可以達到 40 cm 以上，此時在 1/4 波長操作下，折彎螺旋天線將可操作於約 200 MHz，可適 用於電視頻道7-13 (174-216 MHz)之訊號接收。另外，天線測試時，以一接地微 波基板模擬攜帶型電視機之電路板，其尺寸選擇為70 × 120 mm2，該尺寸為目前 市售一般攜帶型電視機之典型尺寸。在此研究中，不同之螺旋繞線直徑、相鄰繞 線間距、與接地面距離等等參數對天線阻抗頻寬、增益、輻射場型、輻射效率等 特性將作一詳細分析，以得到一最佳化設計。 (2)低姿勢之折彎平板金屬片天線設計與實作：利用將一狹長平板金屬片折彎後 (折彎面於側邊)置於一接地微波基板之上方，其高度亦以低於 3 cm 為目標，厚 度為2 cm，寬度少於 7 cm，此時整體金屬片可提供一較長的共振路徑，若折彎 2 或 3 次以上，天線將可操作於約 200 MHz，可適用於電視頻道 7-13 (174-216 MHz) 之訊號接收。這些設計的相關最佳化設計及實作分析將詳加研究。 (3)其他可行低姿勢天線設計與實作：考慮其他可行設計，並比較與(1)、(2)之優 缺點。 (4)理論模式建立：利用如 IE3D 及 Ansoft HFSS 電磁模擬軟體建立(1)、(2)以及(3)
中其他可行低姿勢天線之理論模式，建立一設計準則，所得理論結果並將與實驗 結果作驗證。
詳細天線設計及研究成果
本研究目的在於設計一天線可適於應用至目前市售之一般攜帶型電視機的 典型尺寸，因此在本天線設計中以工業界常用之FR4 玻璃纖維強化環氧樹脂 (Fiberglass reinforced epoxy resin) 微波基板來模擬攜帶型電視機之電路板，其介 電常數約為4.4，微波基板尺寸選擇為 110 × 120 mm2，基板的厚度為0.8 mm； 整體天線尺寸為110 × 20 × 20 mm3，如圖4.4 所示。 圖4.4: 攜帶型電視機尺寸設定 本設計欲達成之中心頻率位於198 MHz，以傳統單極天線 0.25λ0 之共振模 態設計時，所須電流路徑約為40 cm。在此一有限體積下，為完成天線設計目標， 共使用了三種不同的天線蜿蜒繞線設計方法，使設計天線達成良好的匹配與輻射 特性，如圖4.5 所示。第一種方法為在天線起始端採取與接地面平行蜿蜒旋繞方 式，同時在天線的第一面置入垂直接地面的槽線，第二面則置入平行於接地面的 槽線，藉以充份利用長方體之表面面積，有效延長電流路徑而能在目標頻率附近 得到良好的匹配。第二種方法為將金屬導體以接地面為中心點螺旋環繞上升，並 於末端加粗，以吸引電流，增加天線頻寬。第三種方法則在天線的每一面上設計 了兩個蜿蜒線，充份地利用其有效面積，使繞線長度達到最長，因此天線共振頻 率能向低頻延伸，符合無線電視廣播系統之需求。本天線設計中，結合了上面提 及的第一種及第三種方法，在天線之第一面及第二面採用的垂直方向之蜿蜒設計
法，而在第三面及第四面採用的是水平方向之蜿蜒設計法，產生一個中心頻率約 200 MHz 處的共振模態，此時，天線總長度為約為0.38 λ0。 圖4.5: 三種不同的天線蜿蜒繞線設計方法 有關於本設計天線與微波基板詳細的尺寸參數如圖4.6 中所標示。在本設計 天線中，使用了印刷於微波基板正面的50 微帶線作為饋入，微帶線上端為一 15 × 10 mm2之金屬片，天線裝設於金屬片10mm 位置處。金屬片之功能在於提 供天線與微帶線之間的阻抗匹配以及天線與接地面之間適當的隔離間距。印刷於 微波基板背面之金屬片面積為110× 90 mm2，為系統接地面。 更詳細的天線尺寸參數標示於圖4.7 中。由於本設計天線之操作頻率位於 176-214 MHz 波段。若以標準單極天線共振於 0.25 之基本模態，所需之共振長 度至少要400 mm；為了在有限空間下可以達成足夠的電流共振長度，本設計不 僅採用了蜿蜒式的天線設計方法，並且在第一及第二金屬片上設置了橫向槽孔， 藉以更進一步地延伸電流路徑。其中第一、二、三金屬片之長度為110 mm，寬 度為14 mm，第四片金屬片之長度為 95 mm，寬度為 14 mm；在第一、二金屬 片上所設置之橫向槽孔的長度為10 mm，寬度為 2 mm。採此方法可得天線總長 度在600 mm 左右，約為0.38 λ0。
圖4.6: 子計畫一所設計天線之詳細參數 圖4.7: 本設計天線之詳細參數 (二) 圖4.8 中所示為本設計天線之返回損失量測圖，其中紅色實線為量測值，而 藍色交叉實線為使用Ansoft HFSS 高頻結構模擬軟體所得之模擬值。由圖中可了 解天線返回損失的實驗量測結果大致與模擬結果相符。天線的共振模態出現在 200 MHz 附近，其共振模態呈現明顯而穩定的激發，也具有良好的阻抗匹配。 由天線量測結果可知以3:1 VSWR 定義時，天線之頻率範圍為 169-217
MHz，其頻寬為 48 MHz，可達成無線電視訊號台灣南部地區第九頻道 (186-192MHz)、第十一頻道 (198-204 MHz) 以及第十二頻道 (204-210 MHz)， 也就是台視、中視、華視三個無線電視台訊號接收所需之頻寬。 圖4.8: 本設計天線之返回損失阻抗頻寬量測圖 天線場型方面，本設計在第一階段以模擬軟體進行天線輻射場型上的分析， 在此以Ansoft HFSS 高頻結構模擬軟體來對設計天線之輻射場型進行模擬，並與 傳統單極天線模擬結果相互驗證比較。如圖4.9 中所示為一傳統單極天線設置於 和本研究天線相同大小之接地面上，並對該單極天線在中心頻率為200 MHz 模 擬而得之遠場輻射場型。由圖中可知該單極天線的遠場輻射場在 x-z 及 y-z 面為 近似甜甜圈狀，而在 x-y 面為全向性輻射場型；這個結果顯示該天線和一個位於 無窮大接地面上所計算而得之單極天線遠場輻射場的理論值具有極高的相似 性；而在圖4.10 中則為設計天線所模擬的場型圖；和圖 4.9 之天線場型比較，本 設計天線在 x-z 面上之Εθ零點較不明顯，在 y-z 面上之Εφ有向+y 方向傾斜的現像， 這可能是因為電流路徑改變，受到了曲折擾動而造成遠場輻射場上的輕微變化。 在 x-y 面則大致上是全向性的輻射場型。由圖 4.9 及圖 4.10 中比較可知，雖然設 計天線經過了多次的蜿蜒，但所呈現之輻射場型仍然非常接近傳統單極天線。
圖4.9: 傳統單極天線之輻射場型圖
圖4.11 中為本設計在操作頻帶內之天線增益分佈情形，圖中可知在 198 MHz 處有最大增益值約 -3 dBi 左右。在整個操作頻帶中，增益變化情形小於 2 dBi， 這顯示本設計在整個操作頻帶中增益穩定性不錯。 圖4.11: 本設計天線在頻帶之增益變化圖 表4.1 為本設計天線與拉桿式單極天線在各種不同長度下經由軟體模擬計算 出的頻寬、增益及輻射效率比較。單極天線長度的設定分別為10、20、30 及 40 公分，由表可知，拉桿式天線至少要為30 公分左右，才會得到較佳的 6 dB 返回 損失阻抗頻寬，而其增益的比較上，在30 及 40 公分時，單極天線的最大增益值 皆為1.84 dBi；而在 10 及 20 公分時，最大增益值則開始下降，分別為 1.8 和 -0.89 dBi。為了量測天線在非共振長度下增益的表現情形，表中也記錄了拉桿式單極 天線於不同長度下，在相同之共振頻率 (在本模擬中設定為 200 MHz) 所得到之 增益。可以看出增益值由在40 cm 時所得到的 1.35 dBi 下降至在 10 cm 時所得到 的 -9.27 dBi，增益變化量為 10.62 dB，下降的幅度相當大。可由此得知，一般 傳統拉桿式單極天線在縮短情形下無法有效地接收訊號。和傳統單極天線比較之 下，在本內藏式電視天線的設計中，最大增益為 -3.16 dBi ，在 200 MHz 之共 振頻率下，也得到 -4 dBi 的增益；與相同長度 (10 cm) 的單極天線相比，增益 特性大幅提昇了約5 dBi，輻射效率也由 67% 提昇至 86%。
單極天線 長度(cm) 中心頻率 (MHz) 6 dB 返回損 失頻寬(MHz) 最大增益 (dBi) 增益@200 MHz (dBi) 輻射效率@ 200 MHz (%) 40 230 37 1.8 @270° 1.3 97 30 283 52 1.8 @ 90° 0.3 79 20 350 ---- 1.8 @270° -3.3 35.4 10 > 350 ---- -0.7 @ 90° -9.3 10.7 內藏式電 視天線 ~ 200 48 -3.16 @180° -4.0 86 表4.1: 內藏式電視天線與傳統單極在不同長度下天線特性之比較表 為了驗證內藏式電視天線實際接收訊號的效能，在本計畫中使用了一組電視 訊號強度接收儀 (TV Field Strength Meter) ，將天線安裝至此接收儀上作實測。 儀器設置情形如圖4.12 所示，由於電視訊號強度接收儀之輸入端阻抗為75 Ω， 而天線輸出端為50 Ω，因此在連接時須設計一阻抗匹配電路，以使該設計天線能 與量測儀器能夠達成阻抗匹配。阻抗匹配電路為一階L 形電路，計算並調整 L 形電路上之電容量及電感量即可得到轉換電路所需之頻帶寬。
Built-in TV antenna
TV field strength meter
Impedance matching circuit, 圖4.12: 本設計天線之實測裝置配置圖 圖4.13 為一階 L 形阻抗轉換電路之示意圖，在最左端部份為 50 Ω SMA 端 子，透過50 Ω 微帶線和一表面黏著型電容相接，再由一表面黏著型電感並聯接 地。右端部份為75 Ω 微帶線，連接至75 Ω 之 F 形端子，經由 F 形端子轉 BNC
端子輸出至電視訊號強度接收儀進行測試。經由計算可得電容約為7 pF，而電感 約為27 nH。 圖4.13: L 形阻抗轉換電路示意圖 實際使用L 形阻抗轉換電路之前，需先行測試其是否可以正常工作。測試 方法是將L 形阻抗轉換電路先接上75 Ω 終端電阻，如圖 4.14 所示，利用網路分 析儀觀察電路是否在50 Ω 處達成匹配。圖 4.15 為本電路之返回損失圖，由圖中 可知L 形阻抗轉換電路在 200 MHz 附近具有極高的頻帶寬及良好的匹配特性。 圖4.14: L 形阻抗轉換電路加上一 75Ω 之終端電阻
Impedance matching circuit
圖4.15: L 形阻抗轉換電路配合75Ω 終端負載所量得之返回損失圖 5.2. 子計畫二、數位電視射頻調諧器之研製與單晶片封裝系統技術之實現 應用於數位電視廣播射頻調諧器需要面臨相當嚴苛的規格要求，工作頻段需 橫跨 VHF/UHF 頻帶涵蓋從 50 至 860 MHz 如此寬廣的頻率範圍，其對應的無 線環境乃相當惡劣，訊號於接收時容易因幾種時變因素的影響而衰頹，這包括了 多重路徑效應、頻段內諸多干擾訊號源、接收訊號強弱受環境及氣候影響經常不 穩定、過渡期間與傳統類比電視廣播共存時彼此所衍生的嚴重干擾問題等。 在研讀有關於數位電視系統時之相關規範[24]-[31]時，發現系統對射頻規範 亦有相當嚴格之規劃。其中系統會依不同接收模態而對接收機設計要求從 2 dB 至 26 dB 之載波雜訊比值 (C/N)。根據 [26] 規劃建議，在所有操作頻帶上，取 五個不同 C/N 值，分別為 2 dB、8 dB、14 dB、20 dB 及 26 dB，在建議接收 機雜訊指數為 5 dB 的條件下，接收機最小輸入訊號功率(即俗稱之靈敏度) 以及 在 75 歐姆阻抗系統下所對應之最小輸入訊號電壓如表 4.2 所示。由表可知，5 dB 之雜訊指數建議值以及相對於 C/N 值從 2 dB 至 26 dB 條件下所要求 -128.2 dBW (-98.2 dBm) 至 -104.2 dBW (-74.2 dBm) 之最小輸入訊號功率，對接 收機而言是相當嚴苛的設計條件，需要嚴格管制接收機各級射頻元件之雜訊始能 達成。
Frequency Band I, II, IV, V
Equivalent noise bandwidth B [Hz] 7.6*1067.6*1067.6*106 7.6*106 7.6*106 Receiver noise figure F [dB] 5 5 5 5 5 Receiver noise input power Pn [dBW] -130.2 -130.2 -130.2 -130.2 -130.2 RF signal/noise ratio C/N [dB] 2 8 14 20 26 Min. receiver signal input Psmin -128.2 -122.2 -116.2 -110.2 -104.2
power [dBW] Min. equivalent receiver input
voltage, 75 Ω
Usmin[dBW] 11 17 23 29 35
表4.2: DVB-T 接收機最小等效輸入訊號準位[26]
另外，由於 DVB-T 數位電視系統與傳統之類比電視系統 (PAL-I) 將共度 一段時期，接收機在設計上必須有抵抗 PAL-I 訊號干擾之能力，故[26]中有保 護比例 (Protection ratio) 之規劃。所謂保護比例即 DVB-T 訊號準位與 PAL-I 干擾訊號準位之比值，[26]所列之建議值如表 4.3 所示。由表可知 DVB-T 接收 機必須承受來自鄰近通道之 PAL-I 干擾訊號準位大於自身通道所接收 DVB-T 訊號準位 30 dB 以上之能力，以及同樣落於自身通道上之 PAL-I 干擾訊號準位 比 DVB-T 接收訊號準位大 10 dB 再減去所對應 C/N 之 dB 值。規範亦有針 對 DVB-T 接收訊號受同樣是 DVB-T 訊號干擾，以及 PAL-I 接收訊號受 DVB-T 訊號干擾等情形規劃適當保護比例。由這些保護比例規劃值可知 DVB-T 系統要求接收機設計時需具備極優異之選擇度與線性度，需要嚴格執行頻率規劃 與管制接收機各級射頻元件之交互調變失真始能達成。
Wanted digital signal in channel N: Interfering analogue signal in channel
N – 1 N N + 1 Other Minimum C/N
Requireme nt (dB)
C & T C & T C & T C & T
2 -30 -8 -30 -30 8 -30 -2 -30 -30 14 -30 4 -30 -30 20 -30 10 -30 -30 26 -30 16 -30 -30 表4.3: 針對 DVB-T 接收訊號受 PAL-I 訊號干擾情形所規劃之保護比例[26] DVB-T 系統採用的編碼正交多頻分工 (COFDM) 方式需要通道頻寬介於 6 至 8 MHz 之間，傳輸模態高達 120 種可使資料傳輸率範圍從 4.98 至 31.67 Mb/s，具有優越對抗窄頻干擾訊號及延遲擴散 (delay spread) 之能力，所提供之 參考引導 (pilot) 載波訊號在通道校正上也有顯著的效果。然而 COFDM 具有高 功率峰值對平均比 (PAPR) 之特性也會大幅增加對射頻調諧器之線性度要求。舉 例來說，若要設計 DVB-T 系統中相當適合移動接收之 2k-16QAM-1/2 模態之 接收機，可從[26]中查閱該模態在 1/2 code rate 及 1/4 guard interval 條件下所規 劃之資料傳輸率為 9.95 Mbps，如表 4.4 所示，以及在考慮 Rayleigh 通道效應 下所需之 C/N 值約 11 dB。加上規範中所建議之解調端實現損耗為 3 dB 後，
最後所對應射頻調諧器輸出端最小 C/N 值為 14 dB。再查表 1 可知在 C/N 值 為 14 dB 條件下最小接收訊號準位為 -86.2 dBm，此外雜訊指數以及保護比例 則如表 1 及 2 所規劃之 5 dB 及 -30 dB。參考 DVB Project Office 所作之實 場測試結果 [3]，在移動速度 100 km/hr 時所需達到準無錯 (QEF) 狀態，即相 對誤碼率 (BER) 約 2×10-4 的情況下，所需的訊雜比 (C/N) 約 15 dB，此時接 收機之動態範圍從 -82 dBm 至 -50 dBm。以上規格數據整理如表 4.5。 Guard interval Modulation Bits per sub-carrier Inner code rate
1/4 1/8 1/16 1/32 QPSK 2 1/2 4.98 5.53 5.85 6.03 2 2/3 6.64 7.37 7.81 8.04 2 3/4 7.46 8.29 8.78 9.05 2 5/6 8.29 9.22 9.76 10.05 2 7/8 8.71 9.68 10.25 10.56 16-QAM 4 1/2 9.95 11.06 11.71 12.06 4 2/3 13.27 14.75 15.61 16.09 4 3/4 14.93 16.59 17.56 18.10 4 5/6 16.59 18.43 19.52 20.11 4 7/8 17.42 19.35 20.49 21.11 64-QAM 6 1/2 14.93 16.59 17.56 18.10 6 2/3 19.91 22.12 23.42 24.13 6 3/4 22.39 24.88 26.35 27.14 6 5/6 24.88 27.65 29.27 30.16 6 7/8 26.13 29.03 30.74 31.67 表4.4: DVB-T 系統不同模態之資料傳輸率[26]
Parameter Condition Specification
Frequency Cover Band I, III, IV, V 50-860 MHz Data Rate 1/2 code rate, 1/4 guard interval 9.95 Mbps Channel Bandwidth Nominal 7.61 MHz
Co-Channel PAL-I 4 dB
Protection Ratio DVB-T 14 dB Adjacent Channel PAL-I -30 dB Protection Ratio DVB-T -30 dB Noise Figure 75Ω match 5 dB Minimum Receiver Signal 75Ω match -86.2 dBm Input Level Preliminary planning in [26] Quasi 14 dB
Required C/N error free 3dB implementation loss
Receiver Signal Input Level Field test results in [3] -82 ~ -50 dBm Required C/N Field test results in [3] at 100 km/hr 15 dB
Transmission Noise Floor Field test results in [3] -33 dBc
表4.5: DVB-T 系統以 2k-16QAM-1/2 模態在行動接收時之接收器相關規範及實 場測試數據 國內外 DVB-T 系統射頻調諧器架構之研究發展狀況方面，傳統的類比電視 調諧器架構通常是採用單次轉頻 (Single Conversion) 架構，如圖 4.16 所示，將 頻率範圍 50-860 MHz 之射頻接收訊號經一次降頻過程至頻率為 36 MHz 之中 頻端，然後藉由 SAW 濾波器做通道選擇後進入解調器。本質上的主要缺失為 影像通道落於接收頻帶內因而需要高額度的影像拒絕能力，一般是藉由多組追蹤 濾波器消除影像並可部分濾除其他通道之干擾訊號。優點是 RFIC 之相關主動 元件規格寬鬆容易設計，雖然所使用的被動元件數量眾多，但仍可以 hybrid 方 式製作在量產規模下達到低成本的訴求。然而追蹤濾波器的使用卻衍生其他問題 包括：在生產過程中需要調整通帶頻率因而費時費力；通帶內之群延遲及損耗特 性會造成訊號失真以及影響中頻端頻率響應之平坦性，對 DVB-T 訊號而言會造 成相當程度的傷害；追蹤濾波器無法做到完全積體電路化使得調諧器體積難以縮 小，不易達成行動端所要求的輕薄短小之目標。此外，單一本地振盪源設計在頻 率調整範圍上無法涵蓋整個接收頻帶，調諧器通常因而須區分 VHF 及 UHF 兩 個工作頻段，且本地振盪源自身之輻射也會形成接收頻帶內之干擾源。 LPF UHF PLL VHF PLL Tracking Filter Variable Gain LNA IF AGC Down Mixer Tracking Filter UHF VCO VHF VCO IF RF SAW Filter 圖4.16: 傳統類比電視調諧器所用之單次轉頻架構 圖4.17 所示為雙次轉頻 (Dual Conversion) 架構，特色是先升頻至 1 GHz 以上之第一中頻然後才降至 36 MHz 之第二中頻。相較於單次轉頻架構，優點 是影像通道落於接收頻帶之外因而不需要高額度的影像拒絕能力，通常會選擇在 射頻端利用低通濾波器將位於接收頻帶上方之所有影像通道予以濾除，在第一中 頻端則需要帶通濾波器預先濾除第二次降頻所對應之影像通道，順便也過濾掉些
第一次降頻過程中所產生的贅餘訊號。兩者濾波器為固定頻率設計，相對於不能 固定頻率之追蹤濾波器在性能上具有較佳的選擇度與通帶特性，可以達到更好的 影像拒絕效果並且對 DVB-T 訊號而言失真相對輕微。此外，單一本地振盪源之 頻率調整範圍可以支持所需要的工作頻段並且是落在接收頻帶外，因此調諧器不 需要分成多個工作頻段操作而且本地振盪源自身之輻射亦不會形成接收頻帶內 之干擾源。由於不需要射頻端之追蹤濾波器，在第一中頻端為影像拒絕而使用的 帶通濾波器也可藉由降頻過程中實現一具有影像拒絕功能之混波器所取代，故雙 次轉頻架構可以享有較高之積體化程度。缺點是少了追蹤濾波器便失去了在射頻 端對通道外之干擾訊號預先做部分濾除的功能，在干擾訊號相對於欲接收之訊號 有可能強弱差別懸殊的環境下，射頻調諧器之線性度需嚴格要求以避免產生交互 調變現象，最常付出的代價就是消耗較多的直流功率來換取較大的動態範圍，另 外，最前端之低雜訊放大器若能有可變增益控制亦對增大動態範圍有所幫助。 LPF RF 50-860 MHz IF AGC 2nd IF 36 MHz Variable Gain LNA Up Mixer BPF Down Mixer SAW Filter PLL 1184 MHz2nd LO 1st IF 1220 MHz 1st LO 1270-2080 MHz 圖4.17: 在本計畫第一階段所規劃之雙次轉頻射頻調諧器架構 無論是單次或雙次轉頻架構，在調諧器的中頻輸出端都需要藉由 SAW 濾 波器來做通道選擇的工作，但是 SAW 濾波器無法做到積體電路化，於是如何 省略 SAW 濾波器成為現今許多射頻架構研究之重要課題。其中較為人所熟知 的是直接轉頻 (Direct Conversion) 之零中頻 (zero IF) 架構，如圖 4.18 所示， 射頻訊號直接經由 Quadrature 混波降頻至基頻並且分成 I 與 Q 兩路訊號。本 質上的優點為無影像通道，故不需要影像拒絕濾波器，通道選擇工作則可藉由基 頻端利用完全積體電路化而且可程式化調整通帶範圍之低通濾波器來完成，相較 於其他射頻架構，直接轉頻之零中頻方式最為簡單，相對上所需要的被動元件數 目最少，積體化程度也最高。但是此架構之缺失亦不少，包括不易設計出涵蓋整 個接收頻帶之本地振盪源而致使調諧器須區分兩個以上之工作頻段，本地振盪源 之輻射形成接收頻帶內之干擾源，且經反射及重新接收後再由調諧器將其降至基 頻時即形成具有時變特性的直流位移，會對所接收訊號之直流附近成分造成嚴重 干擾，且直流位移準位經常遠大於接收訊號準位而迫使在做基頻訊號處理時經常 發生飽和現象。此外對 DVB-T 訊號而言，在 Quadrature 混波降頻過程需嚴格 要求 I 及 Q 通道之間的平衡性，這要實現在如此寬廣的接收頻帶上就技術而言 有相當的困難性。
LPF RF LPF Variable Gain LNA Quad LO PLL Quad Down Mixer IF AMP I Q AGC 圖4.18: 射頻調諧器之直接轉頻式零中頻架構 為了減緩直流位移的影響，仍採取直接轉頻方式之低中頻 (low IF) 架構是 將射頻訊號經 Quadrature 混波降頻後分成中間頻率介於 1/2 至 1 通道頻寬之 間的 I 與 Q 兩路訊號，然後藉由序列非對稱多相濾波器 (sequence asymmetric polyphase filter) 將影像成分濾除，然而由於此架構其影像頻率就落在鄰近通道 上，從表 1 所示可知 DVB-T 規範中要求能夠直接承受鄰近通道干擾訊號比欲 接收之通道訊號大 30 dB 以上之強度，估算此架構至少需要有 60 至 70 dB 之 高額度影像拒絕能力，在相關 RFIC 設計上將甚為困難，目前文獻中以雙次 Quadrature 混波降頻方式能表現出較好的影像拒絕能力，但是在 polyphase 濾波 器設計上卻是十分繁複，並且相關元件參數容易受半導體製程的影響，控制上並 不容易。 另外一個甚有發展潛力的零中頻方案為雙次轉頻第二零中頻 (Double Conversion with Zero 2nd IF) 架構，如圖 4.19 所示，其融合了雙次轉頻與零中頻 架構的優點，升頻至1 GHz 以上第一中頻的規劃可享有優越的影像拒絕效果， 調諧器勿須區分工作頻段以及輻射不會造成接收頻帶內之干擾源。緊接著再直接 降至基頻(第二零中頻)的作法可以免除第二次降頻之影像通道問題，第一中頻端 所使用之帶通濾波器只保留做簡單的贅餘訊號濾除或可加以省略，此外，通道選 擇工作得以在基頻端完成，不需用到SAW 濾波器，因此積體化程度頗高，接近 於直接轉頻架構。雖然從第一中頻經由Quadrature 混波降頻至基頻時，仍然有直 流位移以及IQ 通道不平衡的問題，但直流位移的成因主要是在 Quadrature 降頻 之混波器電路中本地振盪源洩漏導致於與自身混波而產生，排除經由本地振盪源 自身輻射然後反射再重新接收之可能性，故時變特性較為輕微。另外由於第一中 頻乃固定頻率，在Quadrature 混波降頻至基頻過程中處理其 IQ 通道之不平衡性 問題上也較為容易。
LPF RF 50-860 MHz Variable Gain LNA Up Mixer Optional BPF PLL 1st LO 1270-2080 MHz LPF Quad LO 1220 MHz Quad Down Mixer IF AMP I Q AGC 圖4.19: 在本計畫第二階段所規劃之雙次轉頻第二零中頻射頻調諧器架構 由DVB-T 系統射頻相關規範可知射頻調諧器需要兼具極低之靈敏度與極高 之抗干擾能力，這使得配合主動式射頻IC 之被動式元件與封裝設計極為重要， 不但因為性能要求而須具備較小的容忍度，而且為了滿足接收機移動性的訴求而 要求較小之體積。本計畫所採用之射頻單封裝系統架構即是相當具有前瞻性之解 決方案。單封裝系統(SiP)意謂將一系統所需之主被動元件以晶片組及離散元件方 式組合於單一封裝中。其特色有(a)封裝中包含晶片與封裝間之互連，如覆晶、 鎊線、捲帶自動鍵合(TAB)等方式；(b)封裝中包含內埋式或表面粘著式之被動式 元件；(c)封裝中包含多晶片模組(MCM)並有晶片間之互連線設計；(d)封裝中可 引入散熱片、電磁輻射防禦、蓋、接頭、天線、電池等設計；(e)通常其物理尺 寸接近於單晶片系統(SOC)或甚至可以比 SOC 更小。 相較於SOC 所注重的單晶圓製程，SiP 強調可以容許以不同的半導體製程製 作各式不同功能的IC，優點有： (a) 物理尺寸更小：SiP 可以整合被動式元件，且多晶片模組間可以採取 垂直堆疊的方式，可比SOC 方式做的更小； (b) 進入市場時間(time to market)更短：SOC 由於在半導體製程及所需光 罩之複雜度極高，自然在系統研發過程中需要甚長的時間做調整、除 錯以及重新設計的工作，相較於SiP 利用現有的 IC 製造技術做多晶 片模組式之封裝，SOC 顯然需要花更多的時間；
(c) 所需mother board 之設計技術層次更低：SiP 強調將 mother board 上 重要之繞線技術，尤其針對高速及高頻線路，予以具體實現在封裝 中，可更簡化mother board 之設計要求；
(d) 性能更好：SiP 採用多晶片模組的方式可在晶片間對彼此干擾之防護 上做的比SOC 更好，且高速或高頻的 IC 可自由選擇電性效果更佳的 半導體製程，如GaAs、InP 等，故在性能上可更為優越；
(e) 可以即插即玩(plug and play)：SiP 可以擁有蓋與接頭之設計，可以與 其他系統(或次系統)之 SiP 解決方案相連結，著名的例子如影像感測
器SiP 在插入藍牙系統 SiP 後即可達到無線影像傳輸之功能； (f) 更低的系統成本：SiP 包含多晶片模組及被動式元件，故在系統功能 方塊圖上可依成本考量在實現時做最佳化的IC 分割，故成本可以比 SOC 更低。 子計畫二之研究方法 1. 射頻架構之規劃 在此一計畫中，主要的研究目標在針對DVB-T 系統射頻調諧器所規劃之雙 次轉頻架構進行頻率規劃與鏈路預算等分析工作，以擬定射頻元件規格並以 RFIC 或 Hybrid 方式進行後續計畫設計與實作。射頻架構將以雙次轉頻架構為 主，如圖 4.17 所示，相較於傳統類比式電視調諧器所使用單次轉頻架構(圖 4.16)，能更有效增強選擇度以及影像拒絕能力，並改善中頻端響應之平坦度以及 杜絕因本地振盪源輻射所造成的頻帶內干擾現象。參考[71]之方法並根據圖 4.18 之架構重新所做的頻率規劃則如圖 4.20 所示，射頻前端使用一截止頻率等於第 一中頻頻率之低通濾波器做頻帶選擇的條件下，假設射頻干擾頻率為 Rfi，第一 本地振盪源頻率為LO，經混波後所產生的 mLO±nRFi 贅餘訊號可能落於第一中 頻頻率之數目，即所謂的同中頻干擾數，其最高數目相對於(m+n)數值建如表 4.6 所示。由表可知，對於DVB-T 系統如此寬廣的接收頻帶下，在 m+n≦6 的情況 下最高同中頻干擾數總和僅為12，且最重要的影像通道訊號(LO+Rfi)已落在低通 濾波器頻帶外，故綜合而言其抗干擾能力算是相當優越。此外，置於第一中頻端 帶通濾波器的主要考量為預先過濾第二次降頻混波過程中之影像頻率，其次為過 濾第一次升頻混波過程中所產生的贅餘訊號，若降頻混波器設計有影像拒絕功 能，對第一中頻帶通濾波器在規格放寬或甚至予以省略上有極大幫助。第二中頻 端則接SAW 濾波器做通道選擇後進入解調器。 接收頻帶 圖4.20: 射頻調諧器雙次轉頻架構之頻率規劃
m+n 2 3 4 5 6 最高同中頻干擾數 0 1 3 3 5 表4.6: 雙次轉頻架構之同中頻干擾數分析 在參考[71],[72],[85]-[90]有關於射頻調諧器各元件之設計規格後，以同樣是 DVB-T 系統之 2k-16QAM-1/2 傳輸模態為例，本計畫中嘗試根據圖 4.18 之架構 做鏈路分析以檢查預先所擬之射頻元件規格在組合成調諧器後是否符合表4.5 之 規範，鏈路預算估測方法則是參考[103],[104]。表 4.7 描述各級射頻參數，包括 功率增益(PG)、雜訊指數(NF)、三次截斷點(OIP3)以及串級(Cascade)後之結果， 由表可知所規劃之調諧器其可調增益範圍為25.1~75.1 dB，在最大增益條件下雜 訊指數為5 dB，此時可如表 4.2 及 4.5 計算出最小輸入訊號功率為-86.2 dBm，參 考實際場測結果則為-82 dBm。在最小增益條件下輸入端之三次截斷點約 2.1 dBm，參考實際場測結果最大輸入訊號功率約為-50 dBm 時，此時鄰近通道有干 擾訊號其功率等於輸入訊號功率減去保護比例，即為-20 dBm，再加上發射訊號 之雜訊底為-33 dBc，混波器引入之雜訊為-75 dBc 等條件下，所作之雙調(two tone) 去敏化(desensitization)分析如表 4.8 所示。由表可知調諧器在輸出端 C/N 值經計 算約為13.76 dB，與表 4 所列之 14 dB 接近，但仍略小於實際場測值 15 dB，改 善關鍵在於不惡化雜訊指數的前提下提高可變增益低雜訊放大器面對大訊號時 之衰減量或三次截斷點。
Parameters Low Pass Filter Variable-Gain LNA Up-Convert Mixer Band Pass Filter Down-Convert Mixer SAW Filter IF AGC PG (dB) -0.5 13/-17 10 -3 10 -10.4/-50 56/36 NF (dB) 0.5 3.5/17 8 3 14 10.4 8/14.1 OIP3 (dBm) 100 11/-15.2 15 100 15 100 2.2/1 Cascade PG (dB) -0.5 12.5/-17.5 22.5/-7.5 19.5/-10.5 29.5/-0.5 19.1/-10.9 75.1/25.1 Cascade NF (dB) 0.5 4.0/17.5 4.49/25.5 4.5/25.56 4.9/28 4.91/28.08 5.0/29.76 Cascade OIP3 (dBm) 100 11/-15.2 14.02/-5.24 11.02/-8.24 14.03/1.56 Cascade IIP3 (dBm) -15.47/2.06 表4.7: 射頻調諧器雙次轉頻架構之各級及串級元件參數規劃
Component Low Pass Filter Variable-Gain LNA Up-ConvertMixer Band Pass Filter Down-Convert Mixer SAW Filter AGCIF Signal (dBm) -50 -50.5 -67.5 -57.5 -60.5 -50.5 -60.9 -24.9 Interferer (dBm) -20 -20.5 -37.5 -27.5 -30.5 -20.5 -70.5 -34.5 IM noise (dBm) <-200 <-200 -82.1 -72.02 -75.02 -64.62 -75.02 -39.02 Thermal noise (dBm) -105.2 -105.2 -105.2 -87.2 -90.14 -77.7 -88.02 -50.34 Tx noise (dBm) -83 -83.5 -100.5 -90.5 -93.5 -83.5 -93.9 -57.9 Mixer noise (dBm) <-200 <-200 <-200 -102.5 -105.5 -95.5 -105.9 -69.9 Total noise (dBm) -82.97 -83.47 -82.02 -71.83 -74.83 -64.35 -74.75 -38.66 C/N (dB) 32.97 32.97 14.52 14.33 14.33 13.85 13.85 13.76 表4.8: 射頻調諧器雙次轉頻架構之雙調去敏化分析 2. 單封裝系統之規劃 在單封裝系統上主要在評估適合射頻調諧器RFIC 的封裝及其效應之探討， 並且能在封裝基板中內埋被動元件。在設計上首要建立封裝互連線與被動元件之 寬頻集總式等效電路模型，以方便與RFIC 做整合性設計。在封裝效應研究方面， 以選擇比現有射頻調諧器產品普遍所用的TSSOP 及 TQFP 系列更為先進且完全 由國內自製的釘架式晶片尺寸封裝(leadframe CSP)，如圖 4.21 所示之 BCC、QFN 等系列。封裝面積可比同腳數TSSOP 及 TQFP 減少一半以上，故預估封裝對 RFIC 所造成的影響也較輕微。精確評估封裝效應可參考[29]-[34]，藉由三維電磁場模 擬 (圖 4.22)或量測的方式建立封裝之等效電路，如圖 4.23 所示。 圖4.21: 釘架式晶片尺寸封裝
圖4.22: 應用 Ansoft 三維電磁模擬軟體評估封裝效應 1 s L Ls2 m L 1 s R Rs2 1 p R m C 1 s C Cs2 1 b C Cb2 bm C 2 p R m R g L Cg Rg RFIC S ] [ 圖4.23: 釘架式晶片尺寸封裝之等效電路模型 從中RFIC 考慮封裝效應後之散射參數([S ]RFPKG)其數學式可推導如下：
{
}
(1) ) ( ) ( ) ] [ ] [ ( ) ] [ ] [ ( ] [ 2 1 1 2 2 2 2 2 1 1 1 1 1 1 0 + − + − + + + + + + + + + + + − = − − m s m m m s g s p p s s g m g m g s p p s s RFIC RFIC RFPKG C C j C j C j C C j Z L j R R L j R Z L j Z L j Z L j R R L j R S U S U Z Y ω ω ω ω ω ω ω ω ω ω (2) ) ] [ ] [ ( ) ] [ ] [ ( ] [S RFPKG = Z0−1U + Y RFPKG −1 Z0−1U − Y RFPKG 其中Z ，根據數學式計算結果封裝對RFIC 影響可用 四種物理現象歸納之： 1 ) ( // // − + = m g g g g R R jωL jωC 1. 頻率相關損耗：主要為訊號通過鎊線所造成之金屬與介質損耗，會使 RFIC 之增益降低或植入損耗增加，且損耗會隨頻率上升而增加，要減 少此類損耗的方法在於縮減鎊線的長度。 2. 間接性耦合：主要為封裝腳墊間的互容性耦合以及鎊線間之互感性耦 合，其耦合量會隨著輸入與輸出之射頻訊號腳位之相對距離增加而遞 減，故要減少此類耦合的方法在避免兩RFIC 射頻訊號之腳位安排太過 接近。對主動元件而言間接性耦合會造成一並聯回朔效應，正回朔效應有可能引發振盪，負回朔如Miller 效應則會降低增益。 3. 共地性耦合：主要為晶片之接地環所形成之諧振器效應，在諧振頻率時 會發生大幅度的共地耦合量，減輕此類效應的方法可在晶片上增加連通 柱以及背面鍍金屬程序。封裝時增加接地用之鎊線數目也能降低接地電 感值，接地環之面積不宜過大以免諧振頻率點過低而影響到RFIC 的性 能。對主動元件而言共地性耦合會造成一串聯回朔效應而使增益降低， 即所謂源極電感性退化效應。 4. 低通濾波：主要為封裝腳墊之電容、鎊線之電感、以及晶片 bond pad 之電容對 RFIC 所形成之高階低通濾波器效應，會產生陡峭之截止現 象，故此低通濾波效應之截止頻率也可視為封裝頻寬之上限。此種低通 濾波現象亦可用阻抗不匹配的觀點來解釋，因為RFIC 內部線路設計通 常阻抗匹配至 50 ，封裝後焊著於 PC 板上之線路設計亦是匹配至 50 ，封裝體內部之線路由於鎊線的關係可視為遠高於 50Ω 之高阻抗 線，故從輸入至輸出線阻抗變化呈現低高低高低之變化，即構成低通濾 波效應，且截止頻率會隨著中間段即RFIC 的電長度增加而降低。改善 之方法在於主動元件設計時射頻輸入與輸出端接至 bond pad 之金屬線 長度儘量縮短並且做好阻抗匹配與盡量提高其逆向隔離度，皆有助於提 高截止頻率。此外輸入與輸出端阻抗匹配時能結合RFIC 與封裝等效電 路模型做整體性考量亦能有相當的助益。 Ω Ω 本子計畫中也同時發展多層封裝基板結構中內埋三維結構被動式元件之電 磁模擬設計與模型化方法。目前在內埋式電感及電容器的設計趨勢上皆朝向多層 設計方式以有效減少元件面積，並同時能提升元件Q 值與自我諧振頻率。在模 型化之研究上則以π或T 型等效電路模型為主，但模型有效頻寬通常僅止於元 件之自我諧振頻率。利用分配式等效電路的觀念雖可將模型有效頻寬超越自我諧 振頻率，但是當所設計被動元件採用較為複雜之多層結構時，其分配式電路模型 將不易被建立。為了改善傳統模型化方法的缺失，本計畫中將應用全波模擬軟體 設計內埋於多層基板中電感及電容器，如圖4.24 所示，並探討建立其寬頻集總 式等效電路模型，如圖10 所示，準確範圍除了可延伸到自我諧振頻率之外，也 能掌握更高階的諧振頻率點，使用頻寬將遠超過傳統π或T 型等效電路。此外 針對被動元件品質因子(Quality factor)在雙埠微波網路的架構下做了相當詳細且 嚴謹的推導，使能準確預估當電感器與電容器等被動元件组成tank 或匹配電路 時之損耗與頻寬。
圖4.24: 應用 Ansoft 三維電磁模擬軟體設計內埋於封裝基板中之高 Q 值(左)電感 器與(右)電容器 1 s L Ls2 b Cs⋅ m L a Cp⋅ Lp ) 1 ( a Cp⋅ − Lp1 ) 1 ( b Cs⋅ − g L p R 1 s R Rs2 Ls1 Ls2 2 s C m L a Cp⋅ Lp ) 1 ( a Cp⋅ − Lp1 1 s C g L p R 1 s R Rs2 m C 圖4.25: 內埋於封裝基板中之高 Q 值被動元件之寬頻集總式等效電路模型；(左) 電感器模型(右)電容器模型 5.3. 子計畫三、數位電視解碼器之混合信號電路設計與實作 本年度之計劃為開發NTSC 數位電視接收器之相關混合電路模組 IP，包括 ADC、DAC、視訊解碼器，以及內嵌式 SRAM 等。而 NTSC 之規格，以數位來 實現時，較類比式方案有下列優點： 1. IP 重複使用容易 2. 減少類比或是混合訊號電路之微調 3. 視訊畫質佳
其基本規格則列於表4.9 規格 NTSC 掃描線數（根） 525 每秒送像數（圖框） 30 飛越掃描比 2:1 場頻率（Hz） 60 每秒線頻率（Hz） 15750 寬高比 4:3 影像頻寬（MHz） 4.2 頻道寬（MHz） 6 主旁波帶寬（MHz） 4.2 殘餘旁波帶寬（MHz） 0.75 影像調變方式 VSB 負調變 聲音調變方式 FM 頻率偏移（KHz） +15~-25 聲音載波頻率（MHz） +4.5 色副載波頻率（MHz） 3.58 色副載波調變方式 載波抑制正交二相調變 Color space YUV（8-bit）or YIQ（8-bit） Sample clock rate 13.5 MHz
表4.9: NTSC 基本規格
本（子）計劃所負責之NTSC 數位電視接收器之 ADC 與數位解碼器如圖 4.26 所示，這一階段所使用之ADC 之 Sample rate 並不高，因此以先進之 0.25μm CMOS 製程而言，只需二級（second order）之Σ-Δ ADC 即可達成。而視訊解 碼器中以2-D comb filter，如圖 4.27 中所示者，亦足夠與現行之產品進行功能上 之比較。至於輸出端之DAC 電路，由於電視輸入訊號頻率最高為 3.58 MHz，為 滿足取樣定理並確保最後訊號不失真，類比數位轉換器的取樣頻率為20 MHz， 而數位類比轉換器取樣速度至少需為40 MHz，且電視解碼器晶片所需的數位資 料為8 位元，所以數位類比轉換器設計為 8 位元數位碼輸入，且取樣頻率為 100MHz。針對 NTSC 的規格，此設計採用電流導航(current steering)的方式實現。
MUX Clamp ADC
MUX Clamp ADC
Vin1 Vin0 Cin1 Cin0 Clamp/ AGC ADC Analog control MUX MUX0 MUX1 MUX0 MUX1 MXOUT Yin Anti-aliasing filters Filter Sync processor Color Demodulator 2H adaptive comb or Notch /Bandpass Y/C separation C VBI data passthrough ADC data Luma / Chroma processing Y CbCr H / V Scaler Video interface Sync VD VD VSYNC HSYNC FIELD HACTIVE DVALID VCLK CBFLAG VACTIVE MPOUT CLKx2 CLKx1 PDN OE analog video decoder 圖4.26: NTSC 數位電視接收器之 ADC 與數位解碼器
LINE DELAY LINE DELAY
2.3-4.9 MHz BANDPASS FILTER 0.5X 0.5X COMPOSITE VIDEO Y C 圖4.27: 2-D comb filter
至於可做為暫存器陣列（register file）之內嵌式 SRAM，因為必需同時具有 低功率與高速存取之相互矛盾的兩種要求，因此我們將採用先進CMOS 製程所 提供之不同臨界電壓(Vth)之 NMOS 與 PMOS 來構成 SRAM 之記憶單元。並以 4-T(四個電晶體)結構代替傳統 6-T 結構之方式，更重要的是 4-T 結構中，記憶閂 鎖具有高臨界電壓之PMOS，而字元線驅動電晶體為低臨界電壓之 NMOS，如 此可藉由PMOS 與 NMOS 鄰接時所產生之自然充電迴路，解決了 NMOS 來構成 4-T 記憶單元所形成之”弱 1”問題，而且不必像 Mosys 之 1T SRAM 必須更改製 程。整個4-T 記憶單元如圖 4.28 所示。
![圖 4.29: Vector Interrupt Controller block diagram [2]可參數化之資訊](https://thumb-ap.123doks.com/thumbv2/9libinfo/8894052.256312/44.892.144.753.353.804/圖429VectorInterruptControllerblockdiagram2可參數化之資訊.webp)
![表 4.10: 三個暫存器之設定 [3] IP 設計、驗證及測試環境](https://thumb-ap.123doks.com/thumbv2/9libinfo/8894052.256312/45.892.152.758.304.546/表41三個暫存器之設定3IP設計驗證及測試環境.webp)
![圖 4.31: Quartus II 軟硬體設計流程 [2] AC-3 decoder](https://thumb-ap.123doks.com/thumbv2/9libinfo/8894052.256312/48.892.201.690.121.759/圖431QuartusII軟硬體設計流程2AC3decoder.webp)
