行政院國家科學委員會補助專題研究計畫成果報告
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※ 互補式金氧半射頻收發機前置電路模組設計、IP 建 ※
※ 立及應用研究--子計畫一 ※
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計畫類別：□個別型計畫 ■整合型計畫
計畫編號：NSC 90-2215-E-009-108
執行期間：90 年 8 月 1 日至 91 年 7 月 31 日
計畫主持人： 吳重雨 教授
計畫參與人員：周忠昀、王文傑、康漢彰、陳宗明、蔡俊良
本成果報告包括以下應繳交之附件：
□赴國外出差或研習心得報告一份
□赴大陸地區出差或研習心得報告一份
□出席國際學術會議心得報告及發表之論文各一份
□國際合作研究計畫國外研究報告書一份
執行單位：
中 華 民 國 91 年 08 月 21 日
高性能混合訊號式發收機積體電路(3/3)
互補式金氧半射頻收發機前置電路模組設計、IP 建立及
應用研究-子計畫一
The Design of CMOS Front-end IC Modules and IP Cores for RF Transceivers in
Various Applications
計畫編號：NSC 90-2215-E-009-108 執行期限：90 年 8 月 1 日至 91 年 7 月 31 日 主持人：吳重雨 國立交通大學電子工程系所 Email: cywu@alab.ee.nctu.edu.tw 計畫參與人員：周忠昀、王文傑、康漢彰、陳宗明、蔡俊良 中文摘要 本計畫擬以互補式金氧半製程，設計低電 壓以及低功率，適用於工作頻率在幾十億赫茲 的射頻前端積體電路。並且，將設計應用在可 攜式、多標準發收機，並將電路建為 IP；這些 積體電路 IP 核心電路將設計成可工作於各頻 率範圍的不同版本，以符合多標準發收機之要 求。 本計畫以 TSMC 1P5M 0.25μm CMOS 設 計並實現互補式金氧半射頻前端 IP 核心電 路，主要的 IP 核心電路如下所示：(1) 低雜訊 放 大 器 (Low Noise Amplifiers) 、 (2) 混 波 器 (Mixers) 、 (3) 四 相 位 產 生 器 (Quadrature Generators) 、 (4) 電 壓 控 制 振 盪 器 (Voltage Controlled Oscillators) 以 及 (5) 功 率 放 大 器 (Power Amplifiers)。 最後，這些互補式金氧半射頻前端 IP 電 路，將整合並應用於在一單晶多標準射頻前端 發收機系統中。 AbstractThis project is to design and implement a low-voltage, and low-power CMOS Radio- Frequency (RF) front-end integrated circuits (ICs). This RF Front-end IC will be implemented as an intellectual property (IP) cores which
operate in the frequency range of Giga-Hertz, and the specifications of these IP cores will fit the requirements of multi-standard portable RF transceivers.
The CMOS RF front-end IP cores are designed and implemented in TSMC 0.25μm standard CMOS process. The main IP circuits in this project consist of low noise amplifiers (LNAs), mixers, Quadrature generators, voltage- controlled oscillator (VCOs), and power amplifiers (PAs).
These IP cores circuits are tested and proven, and will finally be integrated and apply for a multi-standards RF transceiver prototype system on a single chip.
一、 簡介 近年來，由於無線行動通訊市場的快速成 長，帶動了對於低成本以及高性能通訊積體電 路晶片的大量需求。過去，高性能的通訊用電 路大多使用 Bipolar 的電路，並使用砷化鎵或 矽化鍺等較昂貴、整合不易的製程技術來實 現；而隨著 CMOS 製程的不斷進步，以及金 氧半電晶體效能的提升，電晶體操作頻率（ fT） 的提高，再加上 CMOS 的成本低廉，以及對 於系統整合度高的優點，使的如何利用 CMOS
來 完 成 並 實 現 整 個 無 線 通 訊 系 統 於 單 一 晶 片，成為了近年來熱門的一個研究領域[1]-[6]。 圖(一)為一個通訊系統所使用的射頻發收 機的簡單架構，主要可以分為兩個部分，即接 收機（Receiver）以及發射機（Transmitter）。 接收機內部的主要模組電路包含了低雜 訊放大器（Low Noise Amplifiers）、降頻混波 電路(Down-conversion Mixers)、以及中頻率波 器( IF Filters)。低雜訊放大器將接收到的訊號 放大的同時，電路本身的雜訊能不被放大，使 電路的輸出端的訊雜比（SNR）提高，如此可 以降低系統的雜訊指數（ noise figure, NF），由 於是在整個接收機的最前端，對整個系統的 sensitivity 影響最大，如何在提供足夠訊號增 益時，降低此 LNA 的 NF，為設計 LNA 的重 要著眼處。降頻混波器將載波的頻率降低以利 後級的率波器做頻道的選擇，為了避免所要訊 號頻道在降頻時受到其他的頻道的干擾，降頻 混波器的線性度很重要，此外，對於鏡像頻率 （image frequency）的雜訊抑制也是降頻混波 器設計的重要的考量。
~
AntennaLNA Mixer Filter
VCO P A Mixer Filter 圖一 射頻收發機架構 發射機內部的主要模組電路包含了升頻 混波器（即一般所謂的調變器，modulators）， 以及功率放大器(Power Amplifier)。調變器將 由基頻（Base-Band）送來的 I-Q 訊號調變至 載波頻率後，經由功率放大器將訊號傳送出。 由 於 目 前 無 線 通 訊 系 統 的 頻 帶 寬 度 逐 漸 變 寬，設計一個高線性度的功率放大器，避免訊 號間的交互調變（ inter- modulation），並且在高 線度下能夠提供高的功率效益，已減低功率消 耗為設計功率放大器的一個重要考量。要能夠 得到一個高性能的通訊系統，射頻前端電路的 優劣，將是個非常重要的決定要素。 本篇報告剩下的部分安排如下：第二部分 介紹射頻前端發收機中重要的 IP 電路，以及 其模擬、量測的結果。第三部分為結論。第四 部分為成果自評。 二、 電路設計
1) 低雜訊放大器（Low Noise Amplifier）
在接收機中，低雜訊放大器是第一個提供 增益的電路，所以其雜音指數的大小將對整個 系統有絕對性的影響。 INPUT M1 M2 Mb Q b M 3 R1 R2 Rb Cd Ld Ls Lg OUT + OUT -VDD GND 圖二 2.4GHz 低雜訊放大器 圖(二)是個操作在 2.4GHz 的低雜訊放大 器，此放大器以 TSMC 0.25um 的金氧半製程 做設計，操作電壓為 2.5V。以 HSPICE 模擬的 結果如下：
RF Frequency 1.9 GHz Power Supply 3V Power Dissipation 95 mW Unwanted Sideband < -80 dB LO Feedthrough < -80 dB IM2 < -80 dB IM3 < -60 dG 2) 正交相位調變器（Quadrature Modulator） 在射頻發射器電路中，正交相位調變器是 把信號由低頻帶轉換至高頻帶的關鍵元件。正 交 相 位 調 變 器 包含 兩 個 混 波 器 和 一 個 加 法 器。在本計畫中，一個基於類比乘法器原理的 正交相位調變器被設計完成。圖(三)為此正交 相位調變器的電路圖。 M34 M35 M33 M36 M37 M38 M39 M40 VDD R1 R2 R3 R4 R5 R6 R7 R8 VDD VDD VDD VDD VDD VDD VDD VDD M10 M9M11 M12 M14 M13 M15 M16 M18 M17 M19 M20 M22 M21 M23 M24 VB2 VDD Z1 Z2 V O1 VO2 V BX+v1 VBX-v1 V BX+v3 VBX-v3 VBY+v2 VBY-v2 VBY+v4 VBY-v4 VB1 M49 圖三 正交相位調變器 經由推導，可以證明此電路的差動輸出為 ) (v1 v2 v3v4 K× × + ，其中 K 為常數。因此這個 電路可以達到正交相位調變的功能。 RF Frequency 1.9 GHz Power Supply 3V Power Dissipation 95 mW Unwanted Sideband < -80 dB LO Feedthrough < -80 dB IM2 < -80 dB IM3 < -60 dG 3) 電壓控制振盪器 為了產生一組相位精確正交的 LO 信號。 一個偶數級環狀壓控震盪器被設計完成。此震 盪器將被整合至調變器內以降低功率消耗及 增加正交相位的準確度。 INV2 INV1 -R1 -R2 L1 C1 L2 C2 VI VQ VC I 圖四 兩級環狀震盪器方塊圖 圖(四)是這個兩級環狀震盪器的方塊圖， 裡面包括全差動反相器、電感電容共振器及負 電阻。震盪器中使用具有電感電容負載的全差 動反相器，其電路圖示於圖(五)。 L1 AM1 M1 M2 Vin1 Vin2 VCO1 VCO2 VDD VDD M6 M5 AM2 CC1 VC1 Type B combiner Type B combiner VB1 CB1 M47 M48 圖五 電感電容負載的全差動反相器 電晶體 M5、M6 形成正回授以產生值為 -2/gm 的負電阻。如果負電阻的值大於電感電 容負載的損耗，這個電路就會震盪。L1 是晶 片上之螺旋電感。可變電容以兩個加強式金氧 半變容器實現。震盪頻率可由頻率合成器產生 的 VC1 調整控制。 圖(六)是正交相位壓控震盪器的震盪波
形，圖(七)是壓控震盪器的控制電壓-震盪頻率 曲線。由此圖可知壓控震盪器的可調頻率範圍 在 2.65GHz 到 2.15GHz 間，如此可以涵蓋 2.4GHz ISM 頻帶。 圖六 正交相位壓控震盪器的震盪波形 圖七 壓控震盪器的控制電壓-震盪頻率曲線 4) 四相為產生器（Quadrature generator） 圖（八）為所提出的四相為產生器。 2.5V Bias Vtune in+ in-out180 out000 out090 out270 圖八 四相位產生器 利用此電路可以將 VCO 或 RF 的差動 （differential）訊號轉成準確的四個相位（ 0°、 90°、180°、270°）的訊號。由於無法直接量 測到四個輸出的相位以及振幅，因此利用相位
差以及振幅差對於 mixer 的 image rejection 間 的關係來預估所設計的 Quadrature generator 的輸出性能。量測上利用一簡單的 passive
mixer（on-chip），給一個 20MHz 的訊號，將
訊號做混頻後，量測 image frequency 處的訓浩 大小，反推後求得四相位產生器四個輸出的 phase error 以及 magnitude error。由於是利用 LC 率波器造成相位差的概念，可以再藉由改 變 Vtune的電壓，來改變此 LC 率波器的中心頻 率，可以將所要的頻帶範圍內的 RF 或 VCO 的訊號準確的轉成 Quadrature 的訊號。下圖 （九）為此電路的晶片照相圖。 圖九 量測配置圖 圖（十）為量測的 image rejection，由此 可以反推 Quadrature generator 所產生的四相 位輸出的 phase error < 2.5°，magnitude error < 0.5dB。此 Quadrature generator 是用 TSMC 0.25 μm CMOS 製程製作，工作電壓為 2.5V，功 率消耗 30mW，在頻率範圍 2.4GHz 至 2.5GHz 皆可達到超過 30dB 的 image rejection 的能力。 2.40 2.42 2.44 2.46 2.48 2.50 2.52 30 35 40 45 50 55 60
Image rejection ratio
frequency Measurement Post-Simulation
圖十 Quadrature generator 的輸出給 Quadrature mixer 後量測之 Image rejection ratio (in dB)
5) 功率放大器 圖（十一）為此功率放大器的電路，基本 架構為一個兩級串接的差動式放大器，利用此 差動電路可有較大的電壓可運作，並有消除偶 次諧波諧波的效果。 C6 R5 bias2 M7 M5 Out+ RFC VDD2 M8 M6 Out-L5 C8 C10 C11 RFC C7 R6 L6 C9 M1c L4 M2c M3c VDD1 In+ R3 C3 C1 R1 bias1 M3 M1 C5 L3 In-R4 C4 C2 R2 M4 M2 L1 L2 圖十一 兩級之功率放大器 藉由改變 gate 的偏壓點來聊整放大器的 運作類別，第一級的功率放大器工作在 A 類， 目的是為了獲得較高的線性度；而第二級則偏 壓在 AB 類，已獲得適當的功率效益。而使用 cascode 的架構是為了降低使放大器的米勒效
應（Miller Effect）。同時，cascode 的架構，可
降低電晶體的在 gate-drain 間的電壓降，進而 克服 oxide breakdown 的問題。此電路並在第 二級加入了共模訊號消除的電路，以抵抗共模 雜訊使的功率放大器的輸出功率以及功率效 益變低的問題[7]。 圖（十二）為此功率放大器的晶片照相 圖。圖（十三(a), (b)）為功率放大器的量測用 的測試電路板及設置。 圖十二 功率放大器的晶片照相圖 圖十三(a) 功率放大器電路版 DUT Spectrum Analyzer Arbitrarily Waveform Generator Transformers Output Balun Power Supplies 2.5V B_Q B_I 圖十三(b) 功率放大器之量測配置圖 圖（十四）及圖（十五）功率放大器輸出 功率以及汲級效率 (drain efficiency) 的頻率響 應圖。 -25 -20 -15 -10 -5 0 5 10 15 -5 0 5 10 15 20 25 output power (dBm) input power (dBm) Measured Pout Simulated Pout 圖十四 輸出功率的頻率響應圖 -25 -20 -15 -10 -5 0 5 10 15 0 5 10 15 20 25 30 35 40 45 Efficiency (%) input power (dBm) Measured Efficiency Simulated Efficiency 圖十五 Drain efficiency 的頻率響應圖
此功率放大器使用 TSCM 0.25μm CMOS 製 程 製 作 ， 量 測 後 其 最 大 輸 出 功 率 超 過 20dBm ， 有 28% 的 汲 級 效 率 ， P1dB 約 -1.5dBm，功率消耗 447.5mW，工作電壓在 2.5V。 三、 結論 目前已完成的 IP 有：低雜訊放大器、正 交相位調變器、電壓控制振盪器、四相位產生 器以及功率放大器。低雜訊放大器具有低雜 訊、低功率消耗和高線性度等特性。正交相位 調變器使用了電流重覆使用的原理，大幅度的 降低功率消耗，在電路的性能上，經過四個 corner 的模擬驗證後，皆能滿足需求。電壓控 制振盪器可產生一組相位精確正交的 LO 信 號，其可調頻率範圍在 2.65GHz 到 2.15GHz 間，涵蓋 2.4GHz ISM 頻帶。四相位產生器可 以涵蓋整個 2.4GHz ISM 頻帶並產生準確的 4 個正交相位的輸出。功率放大器的設計中，一 個兩級串接的差動功率放大器被設計達到足 夠的輸出功率及優良的效率，具有偶次諧波消 除效果及對震盪器信號產生較小干擾的優點。 四、 計畫成果自評 目前已完成射頻前端電路各個 IP 模組的 設計以及量測驗證無誤。初步的結果證明這一 些 IP 電路可適用於低功率的無線通訊系統中。 五、 參考文獻
[1] A. Rofougaran et al., “A 1GHz CMOS RF
front-end IC for a direct-conversion wireless receiver, ”IEEE J. Solid-State Circuits, vol. 31, pp. 880-889, July 1996.
[2] Behzad Razavi, RF Microelectronics,
Prentice Hall, 1998.
[3] A. Abidi, et. Al., “The Future of CMOS
Wireless Transceivers,” International Solid-State Circuits Conference, pp. 118-119, Feb. 1997.
[4] K. C. Tsai, and P. R. Gray, “A 1.9 GHz 1W
CMOS Class E Power Amplifier for
Wireless Communications,” 24th European
Solid-State Circuits Conference, The Hague, Netherlands, Sept. 1998.
[5] K. C. Tsai, and P. R. Gray, “A 1.9 GHz 1W
CMOS Class E Power Amplifier for
Wireless Communications,” 24th European
Solid-State Circuits Conference, The Hague, Netherlands, Sept. 1998.
[6] P. Gray, et. Al., “A 1.9-GHz Wide- Band
IF Double Conversion CMOS Receiver for Cordless Telephone Applications,” IEEE J. of Solid-State Circuits, pp.2071-2088, December 1997.
[7] Chung-Yu Wu, Wen-Chieh Wang,
Tzung-Ming Chen, “A New
High-Performance CMOS GHz Power Amplifier Design with Common-Mode Signal Cancellation Technique,” is accepted by 2002 IEEE Asia Pacific Conference on Circuits and Systems, Singapore, Dec. 2002.
六、 發表論文
[1] Chung-Yu Wu, Wen-Chieh Wang,
Tzung-Ming Chen, “A New
High-Performance CMOS GHz Power Amplifier Design with Common-Mode Signal Cancellation Technique,” is accepted by 2002 IEEE Asia Pacific Conference on Circuits and Systems, Singapore, Dec. 2002.
