中 華 大 學

中 華 大 學 碩 士 論 文

中頻訊號擷取之研究

Research of IF Signal Capture

系 所 別：電機工程學系碩士班 學號姓名：E09701002 鄭志偉 指導教授：陳棟洲 教授

中 華 民 國 九十九 年 八 月

i

摘 要

本論文是以中頻訊號擷取的概念，利用類比數位轉換器及FPGA來實現可應用於 數位視訊廣播(DVB-T)之中頻訊號擷取系統。首先，介紹類比數位轉換器在中頻擷取 之系統規格與其考量，接著依照其系統規格設計類比數位轉換器及儲存系統之電路架 構，最後依據設計的硬體架構分別利用印刷電路板及數位硬體描述語言VHDL實現，

並利用Xilinx ESK/SDK將電路下載至Xilinx ML506數位信號處理發展板中完成中頻 訊號擷取系統之設計與實現。

關鍵字: 中頻訊號擷取，類比數位轉換器，數位視訊廣播。

ii

ABSTRACT

This thesis makes use of analog-to-digital converter and FPGA to carry out the IF signal capture system that can be applied to a Digital Video Broadcasting - Terrestrial (DVB-T) with the concept of IF signal capture. First, the introduction analog-to-digital converter picks the specification and the consideration in the IF capture system, after according to the electric circuit structure of the analog-to-digital converter of the design of the system specification and storage system. Finally, designs of hardware the structure make use of printed-circuit board for analog-to-digital converter and hardware description language VHDL for storage system, and make use of Xilinx ESK/SDK download the electric circuit to Xilinx ML506 development kit to implement a IF signal capture system in the board.

Keywords: IF signal capture, analog-to-digital, DVB-T.

iii

誌謝

首先要感謝我的指導教授陳棟洲博士，兩年來的指導。還要感謝實驗室學長、同 學與學弟，在學業上不吝指導與切磋。再者要感謝我的家人、朋友，給予我的支持，

最後要感謝所有在學業與人生上給予我幫助的每一個人。謝謝大家。

iv

目錄

中文摘要……… i

英文摘要……… ii

誌謝……… iii

目錄……… iv

圖目錄……… vi

表目錄……… viii

第一章 緒論……… 1

1.1 前言

………

1.2 研究動機與目的

………

1.3 研究方法

………

1.4 章節安排

………

第二章 類比/數位轉換器及場域可程式化閘陣列介紹……… 4

2.1 類比/數位轉換器

……… …

2.1.1 靜態參數

………

2.1.2 動態參數

……… …

2.2 場域可程式化閘陣列(FPGA)

………

v

第三章 DVB-T 中頻訊號擷取與儲存……… 12

3.1 訊號擷取

………

3.1.1 類比數位轉換器選擇依據

………

3.1.2 AD6645 主要特點

……… ………

3.1.3 工作原理

………

3.1.4 實際應用

………

3.2 資料儲存

………

3.2.1 系統架構

………

3.2.2 MPMC 的內部結構

………

3.2.3 NPI 介面特性

………

第四章 DVB-T 中頻訊號擷取與儲存之測試與驗證……… 31

4.1 ADC 模組測試

……… …

4.2 FPGA 平台測試

………

第五章 結論與未來展望……… 39

參考文獻……… 40

vi

圖目錄

圖 1.1 全球電視廣播標準涵蓋範圍

………

圖 2.1 A/D 轉換器的主要功能

………

圖 2.2 偏移誤差

………

圖 2.3 增益誤差

………

圖 2.4 微分非線性誤差

………

圖 2.5 積分非線性誤差

………

圖 2.6 Virtex5 晶片內部結構資源

………

圖2.7 Virtex 5 CLB

………

圖2.8 Virtex 5 Slice

………

圖 3.1 中頻接收系統方塊圖

………

圖 3.2 AD6645 方塊圖

………

圖 3.3 AD6645 時脈輸入電路

………

圖 3.4 AD6645 類比輸入電路

………

圖 3.5 AD6645 數位輸出電路

………

圖 3.6 ML506 發展板

………

圖 3.7 中頻信號擷取系統

………

圖 3.8 資料儲存系統架構圖

………

圖 3.9 MPMC 架構圖

………

vii

圖 3.10 MPMC 的 7 種介面及不使用 INACTIVE

………

圖 3.11 NPI 雙字傳輸寫入時序圖

………

圖 3.12 EDK 之系統方塊圖

………

圖 4.1 ADC 單一頻率測試架構圖

………

圖 4.2 ADC 單一頻率測試結果

………

圖 4.3 ADC FM 測試結果

………

圖 4.4 ADC 接收 DVB-T 信號架構圖

………

圖 4.5 DVB-T Set-Top-Box IF 頻譜

………

圖 4.6 ADC 接收 DVB-T Matlab 分析頻譜

………

圖 4.7 ML506 功能測試架構圖

………

圖 4.8 ML506 自我測試結果(UART Interface)

………

圖 4.9 自我測試結果(SDK Memory Monitor Interface)

………

圖 4.10 FPGA Test Pattern

………

圖 4.11(a) FPGA Receive Data

………

圖 4.11(b) FPGA Receive Data

………

viii

表目錄

表 3.1 高速 A/D 轉換器性能比較

………

………

………

1

第一章 緒論

1.1 前言

數位電視廣播其發源地為歐洲，以及在澳洲、南非和印度，DVB已經或正在普及。

在多數的亞洲、非洲及南美國家，有線和衛星採用了DVB標準。除南美國家尚未確定 地面廣播標準（DTTV）外，其餘國家已確定採用DVB-T標準。阿根廷、韓國則採用 了DVB的替代標準：ATSC標準。 在日本，除Sky PerfecTV!公司外，都採用了由電波 產業會（ARIB）自行研發的日本數位電視標準ISDB（Integrated Services Digital Broadcasting）。ISDB是DVB的改良型標準。Sky PerfecTV! 是一家衛星供應商，利用 衛星提供DVB業務。

在北美，主要使用DVB-S作為衛星傳輸的標準，有線也大規模採用DVB標準。不 過地面數位電視廣播採用8VSB調變的ATSC標準。並於2009年6月起停播類比電視頻 道。在台灣，原本地面數位電視廣播是由交通部指定採用8VSB調變的ATSC標準，但 是在進行一段時間的試播之後，由於效果未達預期，各家電視公司均要求改採歐洲的 DVB標準，因此交通部決定從原本的指定採用美國的ATSC，改為不強制指定，直接 交由電視公司自行決定到底要採行何種標準，由各家電視公司所組成的電視學會隨即 開會決定改以DVB-T為標準，並於2004年6月1日起開播15個數位電視頻道。目前播放 480i標準解析度內容，於2006年底開始實驗性製播1080i節目。2008年2月起台灣公共 電視台於台北縣萬里轉播站開始進行HDTV的試驗播出，採用H.264作為其影像、

HE-AAC作為其聲音壓縮格式； 更在2009 年底NCC(國家通訊傳播委員會)已陸續送 審交通部及開放第二單頻網(約新增十五個高畫質電視節目 - Full HD Programs)，以 求能與國際接軌符合世界潮流。並預計於2010年全面停止地上波類比電視播映。圖1.1

2

為全球電視廣播標準涵蓋範圍。

圖1.1 全球電視廣播標準涵蓋範圍

1.2 研究動機與目的

有關DVB-T的研究，就數位電視產業而言國內市場多半採用國外的解碼晶片如 ST、Intel….等，加上相關延伸應用如手持式、IP Box..等均已呈現多元化及低價位設 計。有鑑於未來數位電視前景一片看好，及學習數位電視接收機的相關技術，並學習 數位視訊廣播之相關技術，然而從中頻取樣與資料儲存儀器設備價格高昂，所以本論 文將著重於數位視訊廣播之中頻資料擷取與資料儲存，藉此了解實際接收訊號時會遇 到的各種問題。

3

1.3 研究方法

在建立數位視訊廣播中頻信號擷取與儲存平台方面，將採用 Analog Devices AD6645 ADC 做為信號擷取器，然後再送到 Xilinx ML-506 FPGA 發展平台做資料儲 存。在其支援的EDK/XDK 上以 Verilog / VHDL 和 C 語言的方式撰寫程式。

1.4 章節編排

本論文共分五章：第一章為緒論，第二章介紹類比/數位轉換器及場域可程式化 閘陣列，第三章介紹以Analog Devices AD6645 與 Xilinx ML-506 所建立 DVB-T 中頻 信號擷取與儲存平台說明中頻接收機所需技術，第四章以實際數位電視接收機將中頻 信號擷取與儲存之測試與驗證，第五章將對本文作結論以及未來研究發展的方向。

4

第二章 類比/數位轉換器及場域可程式化閘陣 列介紹

2.1 類比/數位轉換器

一個類比的連續時間訊號，經過取樣、量化及編碼等程序，將取樣所得的信號振 幅值轉換成為一組以數位表示的值，此即 A/D 轉換器的主要功能及量化雜訊如圖 2.1。A/D 轉換器為中頻信號擷取中的關鍵技術，其性能影響資料擷取之正確性。一 個A/D 轉換器性能的好壞，主要可分為靜態參數與動態參數所決定。

圖2.1 A/D 轉換器的主要功能

2.1.1 靜態參數

z 偏移誤差 (Offset Error)

理想的ADC 是當類比電壓輸入為零伏特，對應的數位碼也為零；但實際上是輸 入的電壓為零，對應的數位碼不是零，其間的誤差稱為偏移誤差。

數位輸出 S/H

取樣

ADC 量化/編碼 取樣

x(t) x(nT) y(n)

x(t)

x(nT)

y(n)

Time Domain

fs 2fs

fs 2fs

fs 2fs

Frequency Domain

5

圖2.2 偏移誤差

z 增益誤差(Gain Error)

經過偏移誤差調整為零後，若理想 ADC 的斜率與實際 ADC 的斜率不同，兩者 間的斜率差稱為增益誤差。

數位輸出

圖2.3 增益誤差

6

z 微分非線性誤差(Differential Non-linearity Error)

最大實際數碼寬度與理想數碼寬度間的差值，此種誤差無法校正。

數位輸出

圖2.4 微分非線性誤差

z 積分非線性誤差(Integral Non-linearity Error)

經過增益誤差調整，各輸出數碼的實際轉換電壓和理想轉換電壓的差值。

7

圖2.5 積分非線性誤差

2.1.2 動態參數

在有效的轉換位元數方面，A/D 轉換器輸出的有效位元數越大，則接收機可使 用的動態範圍(Dynamic Range)也越大，而使得系統解析度(Resolution)隨之越高。又 A/D 轉換器的取樣頻率越高，可增加系統的輸入頻寬，亦即更能適合應用於寬頻的 信號處理系統。而進入 A/D 轉換器輸入端的類比訊號，如果相對於雜訊的能量準位 太低，則可能造成雜訊被混入訊號之中，一起被轉成數位輸出訊號，如此將會降低後 端基頻電路的效能。反之，如果輸入準位太高，則可能造成輸出訊號被裁切(Clipped)，

而造成資料的失真。

由上述條件分析可知，為滿足寬頻系統之應用，A/D 轉換器應該具有越高的取樣 速率以及越多的有效位元數。然而事實上，由於受限於材料的物理特性，這兩項條件

8

是互相衝突的，亦即想要有高解析度的取樣位元數，則必定會降低系統之取樣速率；

而想要提升系統之取樣速率，則必將犧牲A/D 轉換器之取樣解析度。

由量化雜訊及aperture jitter 所產生的訊雜值 SNR 與 SNR_aj 分別如下式 2-1、2-2 所示：

(2-1)

(2-2)

其中 fs為取樣頻率，fmax為輸入類比訊號最大頻率，N 為 A/D 轉換器解析度的位 元數(specified bits of resolution)，ta為A/D 轉換器的 aperture jitter。又信號對雜訊和失 真比值 SINAD (Signal-to-noise and distortion ratio)及有效輸出位元值 ENOB (Effective Number of Bits)，分別如式 2-3、2-4、2-5 所示，其中式 2-4 為理想值：

(2-3)

(2-4)

(2-5)

式2-3 中 BW 為信號頻寬。

( )

SNR f

a

aj ⎟⎟

⎠

⎜⎜ ⎞

⎝

= ⎛

max 10 2 log 1

20 π

( )

f N f

SNR ^s ⎟⎟⎠

⎜⎜ ⎞

⎝ + ⎛

+

×

=

max 10 2 log 10 76 . 1 02

. 6

⎟⎟⎠

⎜⎜ ⎞

⎝

⎛ + ∗

+

×

= BW

N f

SINAD ^s

log 2 10 76 . 1 02

. 6

02 . 6

76 .

−1

= SINAD ENOB

02 . 6

log 20 76

.

1 ⎟⎟

⎠

⎜⎜ ⎞

⎝ + ⎛

−

= Input Amplitude

Amplitude Fullscale

db SINAD

ENOB

Measured

9

此外由於A/D 轉換器在系統中是必備的電路元件，因此 A/D 轉換器的功率消耗亦成 為評定元件品質好壞的一項重要條件，亦即 A/D 轉換器使用之操作電壓越低，則可 使系統之功率消耗更低，因為功率消耗是與電壓的平方成正比。

2.2 場域可程式化閘陣列(FPGA)

FPGA 是英文 Field - Programmable Gate Array 的縮寫，即場域可程式化閘陣列。

FPGA 採用了邏輯單元陣列 LCA（Logic Cell Array）這樣一個概念，內部包括可配置 邏輯模組CLB（Configurable Logic Block）、輸出輸入模組 IOB（Input Output Block）

和內部連線（Interconnect）三個部分。隨著 FPGA 的發展，為了滿足對信號處理和晶 片上儲存的需要，FPGA 又增加了 BRAM，時脈管理單元和硬體乘法器。之後又在部 分的系列裡增加了Power PC 和高速串列 IO。Virtex5 晶片內部結構資源如圖 2.6。

圖2.6 Virtex5 晶片內部結構資源

在Virtex5 中一個 CLB 由 2 個 SLICE 組成如圖 2.7 所示。SLICE 是由 4 個查閱資 料表和4 個 D 觸發器組成。如圖 2.8 所示。查閱資料表（Look-Up-Table)簡稱為 LUT，

LUT 本質上就是一個 RAM。它把資料事先寫入 RAM 後，每當輸入一個信號就等於

10

輸入一個位址進行查表，找出位址對應的內容，然後輸出。對於任意邏輯，只要將其 真值表寫入查閱資料表。就能實現其邏輯功能。Virtex5 的查閱資料表是 6 輸入的。

所以對於任意的6 輸入 6 輸出邏輯。只要一個查閱資料表就可以實現了。這個是 FPGA 開發和ASIC 開發一個重要區別。在 FPGA 的代碼中增加邏輯的複雜度並不會增加資 源和降低速度，而主要取決於邏輯的輸入和輸出個數。

圖2.7 Virtex 5 CLB

11 查閱資料表

查閱資料表

查閱資料表

查閱資料表

Virtex 5 Slice

圖2.8 Virtex 5 Slice

12

第三章 DVB-T 中頻訊號擷取與儲存

本章主要講述以 ADI AD6645 Analog to Digital Convertor 作為中頻取樣及以 Xilinx ML506 做資料儲存，建立數位視訊廣播系統 DVB-T 模擬平台之中頻信號擷取 與儲存。圖3.1 虛線部分為 DVB-T 之機上盒，本研究所做的為藍色部分，由 DVB-T 之機上盒送出中頻訊號至ADC(AD6645)作類比數位轉換後將信號送至 ML506 作資料 儲存。

圖 3.1 中頻接收系統方塊圖

3.1 信號擷取

A/D 轉換器在中頻訊號擷取系統中所處的位置是很關鍵的，對理想的無線信號擷 取器而言，A/D 轉換器的動態範圍必須為 100dB~120dB，最大信號輸入頻率在 500MHz~5GHz 之間，目前器件發展水準很難實現這些技術指標，即使實現了這些指 標，如此大的資料量也是後面DSP 無法承擔的，所以折衷的方案就是進行中頻取樣。

ADC AD6645

RF to IF BPF MT352 CT212T

MPEG Ts

44MHz IF

Fs=20Msps

Set Top Box

Xilinx ML-506 (Data Storage)

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3.1.1 類比數位轉換器選擇依據

A/D 轉換器的選擇既要考慮 A/D 轉換器的性能又要考慮能滿足系統所要求的動 態範圍和性能指標。評價A/D 轉換器的性能指標主要有 A/D 轉換位元數、無寄生動 態範圍(SFDR)、信號雜音比(SNR)、轉換速率、量化靈敏度等。一般來說 A/D 轉換器 的轉換位數越多越好，轉換位數越多，其動態範圍就越高。由於本設計後端處理平臺 是8 位元，不過為了可擴充性因此選用 14 位的 A/D 轉換器使用高位元(MSB) 8 Bit。

在目前的中頻擷取的方案中，一般都採用欠取樣技術，取樣頻率一般為20~100MHz，

若對中頻為44MHz、帶寬為 6MHz 的信號(例如數位電視中頻訊號)，採用 20MHz 取 樣，由A/D 轉換器的理論 SNR 公式可知：

式中，N 為 A/D 轉換器的位數，f_s為取樣速率，f_max為輸入信號的最高頻率。在實際 測試中，A/D 轉換器其 SNR 為 50.1dB。所以 AD6644 和 AD6645 都能滿足要求，由 於AD6645 的 T/H 抖動小於 0.2ps，AD6645 的 T/H 抖動小於 0.3ps，所以在中頻接收 系統中用AD6645 效果會更好一些。目前市場上的高速取樣晶片種類繁多，表 3.1 列 出一些主流A/D 轉換器的主要技術參數。

表3.1 高速 A/D 轉換器性能比較

( )

N f

SNR ^s ⎟⎟⎠

⎜⎜ ⎞

⎝ + ⎛

+

×

=

max 10 2 log 10 76 . 1 02

. 6

14

3.1.2 AD6645 主要特點

AD6645 是寬頻 A/D 轉換器系列中繼 AD9042(12 位元 41Msps)和 AD6640(12 位 元65Msps)、AD6644(14 位元，40Msps，65Msps)後的第四代產品，其主要特點如下：

●保持取樣率可達 100Msps；

●工作帶寬達 270MHz；

●多音無寄生動態範圍(SFDR)為 100dB；

●對 200MHz 信號取樣時，取樣抖動時間為 0.lps；

●數位輸出可以在 3.3V 下工作．便於與數位 ASIC 介面;

●功率消耗為 1.5W。

3.1.3 工作原理

如圖3.2 所示，AD6645 採用 3 級子區式轉換結構，這種設計的好處是既保證了 轉換的精度和速度又實現了較小的功耗和封裝尺寸。AD6645 有 2 個互補的模擬輸入 端AIN 和 /AIN 2 路輸入經過緩衝後先進入第一個保持器 THl，ENCODE 脈衝為高時 TH1 處於保持狀態，THl 的保持值作為 5 位 A/D 轉換器 ADCl 的輸入，其輸出驅動 1 個5 位 D/A 轉換器 DACl。經過延遲後的類比信號減 DACl 的輸出後在 TH3 的輸入端 產生第一個剩餘信號，保持器TH2 補償由 ADCl 造成的延遲。在由 1 個 5 位 ADC2、

5 位 DAC2 和 1 個 TH4 組成的第二轉換階段中，TH4 保持的第一個剩餘信號減去 DAC2 的量化輸出產生第二個剩餘信號作為TH5 的輸入，TH5 驅動最後 1 個 6 位 A/D 轉換 器ADC3。將 ADC1、ADC2 和 ADC3 的輸出相加並經數位誤差校正邏輯修正後將得 到並行輸出的14 位元 2 進制補數資料。

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圖 3.2 AD6645 方塊圖

3.1.4 實際應用

z 時脈輸入電路

為了保證14 位的精度，對 AD6645 的取樣時脈的品質要求較高且要具有低相位 雜訊。為了獲得最佳性能，AD6645 的時脈必須採用差分輸入，時脈信號可通過 1 個 變壓器或電容器交流耦合到 ENCODE 和/ENCODE 腳，這 2 個腳位在晶片內有作偏 壓，無需外加偏壓電路。為了提高時脈信號的差分輸入品質，本設計採用了變壓器連 接，如圖3.3 所示。

圖3.3 AD6645 時脈輸入電路

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z 類比輸入電路

作為新型的高速、大動態範圍A/D 轉換器，AD6645 的類比信號輸入也應為差分 形式，因為在類比信號階段差分輸入對偶次諧波有很高的共模抑制比，可以提高電路 的性能。採用差分輸入在製作 PCB 時也有很大的好處；其一是對由電源和地引入的 雜訊有很高的共模抑制比；其二是對由本身回饋引入的共模信號也有很強的抑制作 用。

AD6645 的類比輸入電壓被偏壓到 2.4V，在電路內部每個類比輸入通過 1 只 500Ω 電阻器連接到2.4V 偏置電壓和差分緩衝器。因此驅動 AD6645 的類比信號必須通過 交流耦合送進輸入端，實際使用時可以採用如圖3.4 所示的 4：1 阻抗變換器來實現。

圖3.4 AD6645 類比輸入電路

z 信號輸出

AD6645 的數位輸出有固定的輸出擺動率(1V/ns)，製作 PCB 時，1 個 CMOS Gate 加上佈線會產生大約10pF 的電容，因此每有 l 位轉換輸出就會有 10mA 的動態電流 出入晶片，滿量輸出即14 位輸出時就會有 140 mA 的電流，所以在每條輸出資料線 上要串聯 100Ω 的電阻器以限制這些電流流入接收器。在中頻取樣方案中，採用在 AD6645 後接 1 個 Virtex5 可編程邏輯閘陣列(Field-Programmable Gate Arrays)來進行 抽取、儲存等一系列處理，二者之間加1 個 74LCX574。資料準備輸出信號 DRY 作 為74LCX574 的時脈輸入，並經反相器後作為 Virtex5 可程式邏輯閘陣列的前端取樣

17

輸入。

圖3.5 AD6645 數位輸出電路

18

AD6645 對時脈電路要求比較苛刻，該電路接收到的任何雜訊都會造成數位化性 能的惡化和總體性能的下降，因此一定要將其與數位輸出和類比輸入隔離開來。除了 佈線應儘量短外，整個取樣電路下面要大面積鋪銅接地以降低干擾。類比部分和數位 部分的供電電源AVcc(5V)和 DVcc(3.3V)要儘量分開，在電源濾波中使用高頻特性好 的陶瓷電容器來抑制雜訊，數位地和類比地應該分開並通過高頻磁珠單點接地。在實 際測試時，時脈信號不理想，可用電路進行整形，DRY 信號較小．也可用 NC7SZ32

“OR”電路進行整形驅動。

3.2 資料儲存

在目前的市場上 FPGA 的開發板中 XtremeDSP™ 開發平臺 — Virtex®-5 ML506 FPGA 版是一款特性豐富的 DSP 通用評估和開發平臺。ML506 不僅價格實 惠，還提供了利用 Virtex-5 FPGA DSP48E slice 和 RocketIO™ GTP 收發器創建基於 DSP 的高速串列設計的能力。大量板上記憶體和工業標準連接功能介面使得 ML506 能夠成為本設計的開發平臺。圖3.6 為 ML506 發展板。

圖3.6 ML506 發展板

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ML506 主要特點如下，即針對的應用為資料傳輸，串列埠連接，數位影像，匯流 排介面等等。

z DDR2 SODIMM (256 MB)

z ZBT SRAM (1 MB)

z Linear Flash (32 MB)

z System ACE™ CF (Compact Flash) interface

z Platform Flash / SPI Flash

z JTAG Programming Interface

z External Clocking (2 Differential Pairs)

z USB (2) – Host and Peripheral

z RJ-45 – 10/100/1000 Networking

z RS-232 (Male) – Serial port

z Audio In (2) – Line, Microphone

z Audio Out (2) – Line, Amp, SPDIF, Piezo Speaker

z Rotary Encoder

z Video Input / Video (DVI/VGA) Output

z Single-Ended and Differential I/O Expansion

z GPIO DIP Switch (8), LEDs (8), and Pushbuttons (5)

z MII, GMII, RGMII, and SGMII Ethernet PHY Interfaces

z PCI Express® Edge Connector (x1 Endpoint)

z GTP: SFP (1000Base-X)

z GTP: SMA (RX and TX Differential Pairs)

z GTP: SGMII

z GTP: PCIe®

z GTP: SATA (Dual Host Connections)

20 z GTP Clock Synthesis Chips

z Header for 2nd Serial Port

z 2nd Platform Flash PROM (32 Mb) for large device

z Mictor Trace Port

z BDM Debug Port

z Soft Touch Port (Agilent LA)

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3.2.1 系統架構

圖 3.7 為中頻信號擷取之系統，其動作程序是經由 ML506 時脈產生器，產生 AD6645 所需之同步時脈 20MHz。再由 AD6645 接收外部類比信號，在慢速 IP 中輸 入重置(Reset)信號後，NPI 開始把 ADC 擷取之中頻信號經由 MPMC(125MHz)送至 DDR2 SDRAM 儲存。圖 3.8 為資料儲存系統架構圖。

圖 3.7 中頻信號擷取系統

圖 3.8 資料儲存系統架構圖

22

3.2.2 MPMC 的內部結構

MPMC 全稱為 Multi-Port Memory Controller，即多埠記憶體控制器。這是一個全 定製記憶體控制器，支援SDRAM、DDR 和 DDR2 等多種記憶體讀寫時序。

如圖3.9，MPMC 最多有 8 個埠，這些埠是相互獨立的。也就是說，隨時可以通 過任意一個埠來訪問記憶體。如果有兩個埠同時訪問記憶體，MPMC 的仲裁器會按 一定的規則來仲裁並決定其先後。而且MPMC 的每個埠均有暫存器，所以在往一個 口寫入資料的時候，資料是先寫入暫存器，等到這個埠取得記憶體寫入權後再從暫存 器寫入記憶體。資料寫入暫存器再寫入記憶體的過程對使用者是不可見的。所以對於 使用者自己的邏輯來說，只要把資料寫入MPMC 的埠就可以了。使用暫存器就像 CPU 使用CACHE 一樣，可以大大提高 MPMC 的吞吐效率。但是和 CACHE 一樣，會帶 來資料不同步的問題。

23

圖3.9 MPMC 架構圖

同時在多埠進行資料讀寫的時候要注意資料同步的問題。由於MPMC 是把資料 先寫入暫存器再寫入記憶體的，而讀出資料是直接從記憶體讀出，寫入的資料可能還 在暫存器中並沒有真正的寫入記憶體，所以讀出的資料可能是上次寫入的資料。對於 同一個埠進行讀寫操作，可以在讀之前看一下暫存器是否空。對於讀寫是不同口的情 況，可以在設定各個口的優先順序上把寫埠的優先順序設置的比讀埠高。但是，使用 這兩個方法會降低MPMC 的效率，所以只有確定讀寫存在同步問題的時候才採用。

24

MPMC 一共提供了 7 種介面：PLB，XCL，SDMA，NPI，PPC440-NA，VFBC，

MCB-NA。PLB 介面主要用作處理器通過 PLB 匯流排訪問記憶體。XCL 主要是用作 處理器的CACHE 從記憶體讀取資料時使用。SDMA 是外部資料要用 DMA 方式寫入 記憶體的時候使用，其支援 SGDRAM。NPI 介面是讓使用者在自己的設計中利用 MPMC 特性的介面。

3.2.3 NPI 介面特性：

z 提供一個簡單的記憶體介面可以適應不同的協定。

z 提供位址線，資料線和控制信號來進行記憶體操作。

z 允許同時通過FIFO 進行資料的讀寫

z 可以配置成32 位元或 64 位元的資料寬度以適應不同的系統的需求。

z 當使用32 位 NPI 和 BRAM FIFOs 時，支援下列傳輸尺寸：位元組，半字，字 和4 個字的 cacheline，8 個字的 cacheline，16 個字的 bursts，32 個字的 bursts 和64 個字的 bursts。

z 當使用 64 位 NPI 時，支援下列傳輸尺寸：位元組，半字，字，雙字，4 字 cacheline，8 字 cacheline，16 字 bursts，32 字 bursts 和 64 字 bursts。

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在MPMC 的設定介面中 Base Configuration 包含兩個標籤欄。其中，使用者可以 在Port Type Configuration 中配置埠類型，MPMC 最多可以有 8 個埠，每個埠有前述 的7 種介面類別型 PLB，XCL，SDMA，NPI，PPC440-NA，VFBC，MCB-NA 以及 不使用INACTIVE。圖 3.10 為 MPMC 的介面。表 3.2 列舉並簡要介紹 NPI PIM 的輸 入/輸出介面。表 3.3 為本設計之系統位址分配表

圖3.10 MPMC 的 7 種介面及不使用 INACTIVE

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表 3.2 NPI PIM 的輸入/輸出埠

信號名稱 傳輸方向 初始狀態 信號描述

地址周期相關輸入端口

PIM<Port_Num>_Addr 輸入 X 表示某種特定請求的初始地 址, 僅

PIM<PORT_NUM>_Addr 為 有效位準時才有效

PIM<Port_Num>_Addr Req

輸入 X 此信號為High 時, 表示 NPI 已經為MPMC 所仲裁的地址 請求做好準備, 該請求不能被 終止

PIM<Port_Num>_RNW 輸入 X 讀寫信號

0 表示寫請求 ; 1 表示讀請求 PIM<Port_Num>_Size 輸入 X 表示請求信號類型

0x0 表示字傳輸(32 bit NPI) 0x0 表示雙字傳輸(64 bit NPI) 0x1 表示 4 字 cacheline 傳輸 0x2 表示 8 字 cacheline 傳輸 0x3 表示 16 字 burst 傳輸 0x4 表示 32 字 burst 傳輸 0x5 表示 64 字 burst 傳輸

PIM<Port_Num>_RdMo 輸入 X 表示如果接收到請求, MPMC

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dWr 將執行讀/寫/校正操作

地址周期相關的輸出端口 PIM<Port_Num>_Addr

Ack

輸出 0 表示MPMC 已開始仲裁地址 請求, 僅在一個 MPMC Clock 內有效

資料周期相關輸入端口 PIM<Port_Num>_WrFI

FO_Data

輸入 X 輸入資料將被寫入MPMC write FIFO

PIM<Port_Num>_WrFI FO_BE

輸入 X Indicates which bytes of PIM<Port_Num>_WrFIFO_Da ta to write. Only valid with PIM<Port_Num>_WrFIFO_Pu sh.

PIM<Port_Num>_WrFI FO_Push

輸入 X 表示準備將

PIM<PORT_NUM>_WrFIFO_

Data 內容寫入 FIFO PIM<Port_Num>_WrFI

FO_Flush

輸入 X 表示 Write FIFO 的 flag 標誌 將被重置(Reset)

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表3.3 系統位址分配表

INSTANCE BASE ADDRESS HIGH ADDRESS SIZE

dlmb_cntlr 0x00000000 0x0000FFFF 64K ilmb_cntlr 0x00000000 0x0000FFFF 64K test_npi_0 0x10000000 0x10000FFF 1K Push_Buttons_5Bit 0x81400000 0x8140FFFF 64K

SysACE_CompactFlash 0x83600000 0x8360FFFF 64K RS-232_Uart_2 0x84000000 0x8400FFFF 64K RS-232_Uart_1 0x84020000 0x8402FFFF 64K

mdm_0 0x84400000 0x84400FFF 64K SRAM 0x8A300000 0x8A3FFFFF 1M DDR2_SDRAM 0x90000000 0x9FFFFFFF 256M

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在 ML-506 的發展板上所附的 DDR2 SDRAM 是 64 位元的資料寬度，容量為 256MB，所以在 NPI 的時序是選用雙字傳輸寫入(Double word write)，時序如圖 3.11。

依照時序圖可以發現在使用NPI 的最快寫入速度為 MPMC 時脈的一半，本設計使用 MPMC 時脈為 125MHz，所以在收到資料寫入 DDR2 的速度可以符合 ADC 送出資料 了速度。如圖3.12 為設計完成後 EDK 自動產生之系統方塊圖

圖3.11 NPI 雙字傳輸寫入時序圖

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圖3.12 EDK 之系統方塊圖

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第四章 DVB-T 中頻訊號擷取與儲存之測試與驗證

本章節將先分別測試ADC模組以及FPGA平台確認其功能之後再使用Set Top Box實際接收DVB-T 訊號，將中頻輸出做為ADC的輸入信號。

4.1 ADC 模組測試

首先將AD6645 EVB 設定好，如圖 4.1，先做單一頻率輸入測試。使用安捷倫 E8257D 信號產生器作為時脈輸入，33250A 串接一個 TTE 的帶通濾波器，做為 ADC 類比輸入的信號。利用邏輯分析儀擷取資料，再用Matlab 進行資料分析，其結果如 圖4.2 (Fclk = 20MHz、Fs = 5MHz)。

圖4.1 ADC 單一頻率測試架構圖

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圖4.2 ADC 單一頻率測試結果

接著繼續用FM 調變訊號測試，使用安捷倫 E8257D 信號產生器作為時脈輸入。

E4420A 做為 ADC 類比輸入的信號。利用邏輯分析儀擷取資料，再用 Matlab 進行資 料分析，其結果如圖4.2 (Fclk = 20MHz、Fs = 5MHz, FM DEV=3MHz)測試結果如下 圖4.3。

圖4.3 ADC FM 測試結果

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如圖4.4 為 ADC 接收 Set Top Box 中頻輸出信號的驗證，首先將 Set Top Box 中 頻輸出接到頻譜分析儀，確認其頻譜，如圖4.5。接著在把中頻信號輸入 ADC，以邏 輯分析儀擷取資料並且用Matlab 分析之，如圖 4.6。

圖4.4 ADC 接收 DVB-T 信號架構圖

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圖4.5 DVB-T Set-Top-Box IF 頻譜

圖4.6 ADC 接收 DVB-T Matlab 分析頻譜

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4.2 FPGA 平台測試

先將電腦與ML-506 使用 JTAG 連接，再把信號產生器(安捷倫 81250)連接至 ML-506。如圖 4.7 所示連接。接著先做記憶體的自我測試寫入”A5”然後讀出比對其 結果是否相同，終端機輸出如圖4.8，內部記憶體顯示如圖 4.9。

圖4.7 ML506 功能測試架構圖

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圖4.8 ML506 自我測試結果(UART Interface)

圖4.9 自我測試結果(SDK Memory Monitor Interface)

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然後再用信號產生器產生8 位元、192 點 2 補數 20 M/S 的信號，如圖 4.10，然 後把信號送入 ML-506 比對送入及收到信號是否一致，其收到資料如圖 4.11(a)、

4.11(b)。比對 FPGA 收到之資料與信號產生器送出資料相符。

圖4.10 FPGA Test Pattern

圖4.11(a) FPGA Receive Data

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圖4.11(b) FPGA Receive Data

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第五章 結論與未來展望

本論文主要參照DVB-T 標準為基礎並且使用ADI公司的ADC以及Xilinx ML506 為架構加以實作驗證，進而從中了解FPGA的技巧。冀望以後能擴展專業的領域並透 過實作驗證理論的方式加以學習。

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參考文獻

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[2] Digital Video Broadcasting (DVB); Transmission System for Handheld Terminals (DVB-H), European Standard (EN) 302 304 V1.1.1, European

Telecommunications Standards Institute (ETSI), Nov. 2004.

[3] 尤信程、林信標、劉玉蓀、鄭獻勳,【數位電視之原理及技術】,全華圖書, 2007,ISBN: 978-957-21-5915-6

[4] ISO/IEC 13818-2:2000, Information technology - Generic coding of moving pictures and associated audio information: Video, Cor 1:2002.

[5] ISO/IEC 11172-3:1993, Information technology - Coding of moving pictures and associated audio for digital storage media at up to about 1.5 Mbit/s -- Part 3:Audio, Cor 1:1996.

[6] Xilinx Inc. “EDK Concepts, Tools, and Techniques”, 2009.

[7] ANALOG DEVICES “AD6645 Data Sheet”, 2008.