具高安全性且低耗能之物聯網晶片電路及系統之分析、設計及實作-子計畫三：應用於高安全性且低耗能物聯網系統的類比至數位轉換器之研製( II )

全文

(1)科技部補助專題研究計畫報告具高安全性且低耗能之物聯網晶片電路及系統之分析、設計及實作-子計畫三：應用於高安全性且低耗能物聯網系統的類比至數位轉換器之研製(2/2). 報計計執執. 告畫畫行行. 類類編期單. 別別號間位. ：：：：：. 成果報告整合型計畫 MOST 108-2218-E-006-014108年05月01日至109年04月30日國立成功大學電機工程學系（所）. 計畫主持人：張順志. 計畫參與人員：碩士班研究生-兼任助理：陳奕穎碩士班研究生-兼任助理：翁睿佟碩士班研究生-兼任助理：邱薪育碩士班研究生-兼任助理：陳盈秀碩士班研究生-兼任助理：傅俊輝碩士班研究生-兼任助理：何偉立. 本研究具有政策應用參考價值：■否 □是，建議提供機關（勾選「是」者，請列舉建議可提供施政參考之業務主管機關）本研究具影響公共利益之重大發現：□否 □是 . 中華民國 109 年 07 月 30 日.

(2) 中文摘要：本計畫為成大電機系所提出的整合型計畫「具高安全性且低耗能之物聯網晶片電路及系統之分析、設計及實作」之子計畫三，本計畫預計將分四年(2018年5月1日至2022年4月30日)執行，主要目標在研製低耗能的類比至數位轉換器，其除了易於與感測器整合外，更著重在研發內建物理密鑰技術、以及不受環境干擾的穩定訊號轉換技術，以提升物聯網晶片的安全性與穩定性。基於本計畫前兩年之研究所得到的相關成果茲摘要如下： 1. 完成SAR ADC位元錯誤率(BER)數學估算模型與分析工具軟體之開發，現今尚未有類似成果見諸於文獻。 2. 研製ADC BER內建自我測試(BIST)技術與電路，其可以大量減少 ADC BER測試的成本。 3. 提出基於SAR ADC電容陣列之內建物理密鑰技術，相對於傳統以電晶體(主動元件)產生物理密鑰之技術，以電容(被動元件)產生之物理密鑰可達到相匹配的獨特性、均勻性與可靠度，而且有較好的抗老化特性。 4. 完成低功耗且可降低亞穩態發生機率之連續漸進逼近式類比至數位轉換器的研製，其功耗只有74奈瓦，轉換效率為1.25 fJ/conv.step，逼近世界最低轉換效率。 5. 完成與子計畫二(壓電加速規)整合之介面電路，該介面電路與傳統設計相較，可降低10倍的功耗並維持相同的靈敏度與線性度。中文關鍵詞：逐漸趨近式類比至數位轉換器、物理密鑰、低功耗電路設計、位元錯誤率、亞穩態。英文摘要： This is the third subproject of the joint project proposed by the Electrical Engineering Department in National Cheng Kung University. This subproject will be carried out in four years (from May 1, 2018 to April 30, 2022). The main objectives of this project are to investigate design techniques for low energy consumption analog-to-digital circuits (ADCs) which are easily to be integrated with sensors. In addition, this project will develop design techniques to support physical unclonable function and suppress noise interference for enhancing the security and stability of the IoT Chips. The achievements and accomplishments of this project in the first two years are summarized as below: 1.Develop a mathematic model and analysis tool for estimating the bit error rate (BER) for SAR ADC. 2. Investigate and implement a built-in self-test circuit to reduce the BER test cost for SAR ADCs. 3.Propose a novel scheme which manipulating the capacitors in SAR ADC to realize the physical unclonable function (PUF). The proposed scheme has similar uniqueness, uniformity, and reliability but achieve better anti-aging characteristic in comparing with conventional transistorbased PUF techniques. 4.Develop a SAR ADC with adaptive timing control window to.

(3) reduce the power consumption and also avoid ADC from encountering meta-stability. The measurement result achieves a power consumption of 74 nW, and a resulting FoM of 1.25 fJ/conv.-step. 5. Develop an interface circuit which is integrated with subproject 2 (a piezoelectric accelerometer). Compared with traditional implementation, the proposed interface circuit can saving 10x power consumption without scarifying sensitivity and linearity. 英文關鍵詞： Successive approximation register analog-to-digital converter (SAR ADC), physical unclonable function (PUF), low-power circuit design, bit error rate (BER), metastability..

(4) 科技部補助專題研究計畫成果報告（□期中進度報告/■期末報告）. 應用於高安全性且低耗能物聯網系統的類比至數位轉換器之研製 (2/2) On Analog-to-Digital Converters for High Security and Low Power IoT Systems (2/2). 計畫類別：□個別型計畫 ■整合型計畫計畫編號：MOST 108-2218-E-006-014 執行期間：108 年 5 月 1 日至 109 年 4 月 30 日執行機構及系所：成功大學電機系計畫主持人：張順志計畫參與人員：陳奕穎、翁睿佟、邱薪育、陳盈秀、傅俊輝、何偉立本計畫除繳交成果報告外，另含下列出國報告，共 0 份： □執行國際合作與移地研究心得報告 □出席國際學術會議心得報告 (因肺炎疫情尚未出國參加研討會) □出國參訪及考察心得報告. 中. 華. 民. 國 109 年 7 月 31 日. 1.

(5) 一、前言由於半導體技術幾十年來的進展，使得電子產品的通訊速度與運算能力大幅提升，進一步促使物聯網(Internet of Things, IoT)的出現。IoT 電子的未來發展已在許多市場報告與觀察中證實其重要性，如智能家庭、車用電子、智慧工廠等等，皆具有相當驚人的市場淺力和發展性。而IoT 的要求要比一般電子產品要來的嚴苛許多，相關產品必須確保電子產品的可靠度以及安全性，尤其是與載具安全、金融運用直接相關的電子產品，更需要在設計初期就開始仔細評估考量其產品會遇到的攻擊以及其防禦的方式。再者IoT 電子可能運用範圍廣泛，若同款晶片皆以相同方式加密保護，一旦有單一晶片被駭客破解，極容易透過網路進而操作影響大範圍內的同款晶片，在美國駭客就曾經以物聯網中的晶片，如販賣機、路燈中的IoT 晶片，同時發動攻擊，霸佔特定頻寬，進而癱瘓網路系統，也讓世界了解到物聯網安全性的重要，甚至各個簡單晶片的保護都是不容小覷的。. 二、研究目的本研究計畫主要為發展適用於物聯網系統的類比至數位轉換器之IC設計技術。類比至數位轉換器是物聯網系統的關鍵元件，特別是在目前能源消耗問題日益受到重視、而電子產品耗電量越來越大的情況下，如何降低電路耗電量成了各家廠商的首要問題。對於類比至數位轉換器而言，SAR ADC是目前世界上每次資料轉換耗能(Energy/Conversion-step)最低的架構。基於SAR ADC 低耗能的特性，無論是綠能電子應用、抑或是生醫電子系統，SAR ADC逐漸成為主要的關鍵元件之一，這個趨勢可由近年來國際會議與期刊發表的論文數目看出。此外，Security 是物聯網系統相當重要的需求，不論是歐、美、日在此議題的研發皆投入大規模的經費與人力，台灣在此議題的投入能量，規模相對小許多。基於此，本研發團隊擬投注心力於此一議題的研發，在累積一定程度的經驗後，將研究成果與研究心得分享給國內產、學、研團隊，以提升國內物聯網系統技術水準。接下來在文獻探討與研究方法、結果討論等章節將依照上述研究重點分別加以詳細說明。. 三、文獻探討承續研究目的所述，本子計畫過去兩年針對內建物理密鑰技術、壓電加速規讀取電路、低位元錯誤率和解決亞穩態問題之超低功耗連續漸進逼近式類比至數位轉換器進行深入的研究，因此以下分別針對與這三個子題相關的文獻與已知的研究成果加以深入探討並整理如下： (1) 內建物理密鑰技術之連續漸進逼近式類比數位轉換器：在物聯網科技逐漸盛行的狀態下，物聯網終端元件的硬體安全也漸漸成為一項議題，但是在物聯網終端元件上進行加密、認證和在電腦、智慧型手機上相比更加富有挑戰性，主要是因為物聯網終端元件在硬體上可以得到的資源相較傳統通訊系統更為稀少，再加上物聯網終端元件對功耗的要求相對嚴格，因此如何以有限的資源確保物聯網終端元件的安全性是本子計畫(與所附屬之總計畫)亟欲深入探討並加以解決的問題之一。近年來針對物聯網終端元件安全性的研究的主要技術之一是基於硬體在製造過程卻有軟體所沒有的物理特性--製程變異，將這種物理特性當作加密的作法被稱作為物理不可複製函數Physical Unclonable Function (PUF)。現今流行的PUF主要有四種: 1)記憶體式SRAM PUF [1, 2]，2) 環形正盪器式Ring oscillator based PUF [3]，3)仲裁式Arbiter based PUF[4]，和4)Anti-Fuse PUF[5]。然而前三種PUF主要都是由電晶體的製程變異來產生PUF的金鑰(Key)，但是電晶體經過長時間的使用會有老化之現象，故後來又有人提出Anti-Fuse PUF，此方法是同時在兩顆電晶體的閘極施予高電壓，因為製程漂移每顆電晶體的氧化層、多矽晶體厚度都不盡相同，或是閘極上有瑕疵，都有可能造成耐壓能力不同，當其中一顆電晶體的閘極無法承受高電壓進而破裂，產生一條流過大電流之路徑，這時另一顆電晶體閘極上的高電壓便可以由這條路徑釋放掉壓力，未破裂之電晶體則只有漏電流，最後再由sense amplifier判斷電流大小，因為電流差值遠大於雜訊之影響，所以輸出之數位碼可靠度(Reliability)幾乎是理想值。雖然這種方法有極佳的可靠度，但將閘極打穿有一致命缺點，如果攻擊者使用高階電子顯微 2.

(6) 鏡觀察，就可以破解出這顆PUF所帶有的資訊，Anti-Fuse PUF有很好的可靠度，但與PUF本身的概念有所矛盾，PUF被認為是一種適合生成安全密鑰的方法，因為PUF生成的響應僅在操作期間內存在，當不操作、不通電時是完全不存有與安全密鑰有關的資訊。因此要在不與PUF概念矛盾下，如何克服或是避免老化問題，是本子計畫欲深入研發的議題。為解決電晶體(主動元件)老化問題，本子計畫嘗試以被動元件來實現PUF Key，主要是因為相對於主動元件而言，被動元件有較好的抗老化的特性。另一方面因為本子計畫以研發高安全性且低功耗之SAR ADC為研究主題，是以將SAR ADC內的電容陣列的電容值變異來做為金鑰產生來源即為此研究議題的初始想法。在本子計畫書提出之時，世界上並未有相同想法之文獻發表。然於過去執行期間，有一篇觀念相近之論文[6]發表於ISCAS研討會，以下將針對此文獻進行深入探討。 2018年ISCAS研討會，Minnesota大學Qianying Tang博士等人發表首篇基於SAR ADC中電容陣列開發PUF Key的論文[6]，其主要概念是電容在製造過程中有製程變異，而SAR ADC的DAC是由大量的單位電容組成，電容的數量取決於ADC的解析度，此篇論文解析度為10bits，共1024顆單位電容，兩邊各 512顆，萃取PUF key的方法(圖一)是將DAC上板接到Vcm，再從單位電容當中選取兩顆電容，一顆接於電壓源，另一顆接在地，其餘的電容浮接，下一個階段(圖二)將兩顆電容互換，此互換過程稱為電荷重新分布Charge-Redistribution，經過電壓重新分布DAC上板將產生不同電壓，產生的電壓再經過比較器可得到”1”或”0”，此1/0即為PUF key。 VDD. VDD. V+ V-. Vcm. Vcm. VDD. Key. VDD. 圖一、初始狀態圖二、電荷重新分布由上述方法選擇兩顆電容(挑戰)得到一個key(響應)，被稱為一組挑戰-響應對(Challenge–Response Pair, CRP)，故可以得到C(63,2)=63x62/2=1953種CRP，但是這些CRP中有可能某些是穩定的，某些是不穩定的，此篇論文將穩定的key定義為對同樣的CRP做十次量測，如果得到的響應十次有九次為1或為 0，這CRP便是穩定的1或是穩定的0(圖三)，反之只要超過兩次改變這就是不穩定的CRP，這種做法可以將CRP的數目與CRP的穩定度作交換(圖四)。. 圖三、SAR ADC PUF響應之機率分布圖四、拋棄率與穩定度圖可靠度的標準主要使用內部漢明距離，理想上為0；獨特性的標準主要使用外部漢明距離(Hamming Distance)，理想上為50%。這篇論文實驗成果顯示良好的可靠度表現(內部漢明距離為0.46%)、亦有不錯的獨特性表現(外部漢明距離為50.8%)，故此論文可以做為參考，以此為基礎加以延伸或是改善。 3.

(7) (2) 壓電加速規讀取電路 (2-1) [7]包含了壓電加速規在電路上的模型以及讀取電路的模型，並提出了兩種架構，分別為 Single-structure charge amplifier還有Differential-structure charge amplifier如下圖五所示。由於類比電路會受到電路內部以及外在環境雜訊的影響，而雙端的架構比單端架構更能有效抑制雜訊，因此擁有比較好的S/N ratio。拿Differential-structure charge amplifier來說明，其第一級為兩個一樣的放大器來當成雙端輸出以作為積分器使用，讓電荷經過積分而得到電壓，第二級是將雙端電壓轉換為單端並且經過電阻比例放大以利於後端電路解析。. 圖五、電路架構圖 (2-2) [8]為了得到更好的訊號品質，加入了許多慮波電路如下圖六所示，由於加速規會受到外在市電的影響，因此加入了慮除60Hz的notch filter，另外也有加入了SC電路的lowpass filter來慮除頻帶外的雜訊，而怕加速規的薄膜損毀，因此在加速規與放大器之間有加入直流阻隔的電容，這樣放大器在動作時就不會影響前端的加速規，訊號慮波完後會經由Gain stage將訊號放大來得到高靈敏度。. 圖六、系統架構圖 (3) 低位元錯誤率之連續漸進逼近式類比數位轉換器：連續漸進逼近式類比至數位轉換器(SAR ADC)需要通過多項效能參數的驗證與測試程序才能確保其訊號轉換的品質，而這些效能參數大致上可分為靜態參數(static parameter)、動態參數(dynamic parameter)、與位元錯誤率(Bit-Error-Rate, BER)，如圖七所示。其中BER的測試在類比數位轉換器的一些應用(如影音多媒體，量測儀表，生理或環境訊號感測等)並非必要。然而，對於整合在通訊系統上的 SAR ADC而言，BER卻是很重要的驗證與測試參數，特別是當整個通訊傳輸通道的BER超過額定值，如何診斷並釐清整個通道中那一個元件是BER的主要貢獻者，便格外地重要。但是BER的測試時間相對於其他動態參數和靜態參數測試而言，經常高出數十倍至數萬倍，如圖七所示，因此在開發過程中，不論是在pre-simulation或post-simulation的驗證，亦或是實體晶片的量測都極其耗時。 4.

(8) 圖七、ADC 的測試參數及測試該參數所需的相對時間當ADC之相鄰兩個輸出碼之距離超過系統額訂之大小，便視此為一個位元錯誤，如圖八所示，位元錯誤會使通訊系統造成嚴重之錯誤，加上耗時的測量時間，開發ADC BER之快速估計方法，低位元錯誤率之SAR ADC和低成本之測試電路顯得非常重要。. 圖八、類比數位轉換器之位元錯誤 (3-1) 逐漸逼近式類比至數位轉換器的快速位元錯誤率估計方法逐漸逼近式類比至數位轉換器(SAR ADC)之位元錯誤(Bit error)主要由雜訊和比較器之亞穩態造成；比較器之輸入電壓會受高斯雜訊之干擾而產生比較錯誤，高斯雜訊以零為平均值並呈常態機率分佈，如圖九所示，比較器雜訊之標準差大小可由模擬電路得知，若我們知道輸入電壓大小，錯誤機率便可以由數學方程式計算 [9][10]，但如果我們要知道比較器在整體 ADC 運作下因為雜訊造成之特定位元錯誤大小對應的機率，計算過程會相當複雜，通常需要在數學軟體中建立 SAR ADC 之等效行為模型，但若錯誤機率太低則所需要之模擬時間亦會長達數小時或更久，因此若推導出能計算此錯誤機率之數學公式，便可以在短時間內估計出雜訊造成之位元錯誤率。. 圖九、高斯雜訊之機率分佈當 ADC 在解析電壓時，假如兩端電壓趨近相同時可能會使比較器的比較時間過於長久，若給定一輸入電壓∆Vin，則比較器所需要的比較時間為[11]:. 因此當∆Vin 趨近於零時，比較器之亞穩態會使比較時間過長，導致數位類比轉換器解析不完全，造成位元錯誤，目前 SAR ADC 亞穩態發生機率之公式推導 [11][12][13] 都僅侷限於同步時脈 (synchronous clocking)或是最大位元週期皆相同之 SAR ADC，但無法應用於現在主流之非同步時脈 (asynchronous clocking) SAR ADC，主要原因為在非同步時脈 SAR ADC 中，各個位元週期沒有固定長度，導致亞穩態發生機率難以估計，而在現今高速 SAR ADC 的趨勢下，取樣週期變短壓縮到比較器 5.

(9) 整體的比較時間，所以比較器亞穩態的問題也愈趨嚴重，開發出能預測非同步時脈 SAR ADC 發生亞穩態機率的估計方法是一項重要的研究議題。 (3-2) 低位元錯誤率之類比數位轉換器設計在 ADC BER 設計考量方面，伊利諾大學(UIUC) Naresh R. Shanbhag 與 Andrew Singer 兩位教授所帶領的研究團隊過去幾年曾在此一議題上若干文獻發表[14][15][16]。這些文獻主要的想法是，若輸入訊號的電壓準位之機率分布不同於傳統假設的 uniform distribution，且為已知的機率分布，則可藉由調整 ADC 的 quantization levels，亦即跳脫傳統的 uniform quantization levels，將可得到較佳 BER 效能。不過該團隊研究的對象是應用於訊號傳輸之 3 至 4 個位元的快閃式類比至數位轉換器(Flash ADC)，其運作與 SAR ADC 不同，兩者 BER 的表現也有很大的差異，並且其假設 BER 的主要(也是唯一)成因是雜訊，這樣的假設對於 SAR ADC 而言，太過簡化。除了雜訊之外，基於上述的內容可知 SAR ADC 之位元錯誤主要成因還有比較器之亞穩態，若要降低亞穩態發生機率，提高比較器速度會是最有效的方法，然而當比較器速度提升，雜訊也會隨之增加，兩者之間有權衡的關係；減少數位邏輯的延遲也可以增加比較器整體的比較時間，而數位邏輯時間目前已經由[17]得到極大的優化；運用 Non-binary algorithm[18][19]的電容陣列不僅可以讓每個位元循環的時間縮短，尋值路徑(decision path)的重疊讓每個位元週期可以有額外的錯誤容忍範圍(error tolerance range)，在加快比較器比較時間的同時又能減少因比較錯誤產生之位元錯誤量；而經由模擬結果顯示，三級比較器[20]之架構在輸入壓差及小的情況下可以比二級比較器[21]更快地拉開結果。 (3-3) 類比至數位轉換器位元錯誤率之自我測試類比至數位轉換器之 BER 測試與一般高速串列傳輸界面電路之 BER 測試不同，後者只需要量測一個位元資料的正確與否，問題相對單純簡單；然而，前者卻需要同時觀測數個位元的資料，並經由相對複雜的算術運算才能知道是否有 bit error 產生，困難度相對較高。在 ADC BER 測試方面，幾家國際大廠在其產品 Application Notes [22][23]中都有簡易的描述，傳統之 ADC BER 測試設定通常如圖十所示，ADC 在灌入一低頻之輸入訊號後，兩組暫存器會儲存連續兩個之輸出結果，再經由運算電路判斷兩個輸出數位碼之間距是否有大於系統所設定之錯誤大小限制，若大於限制則被記錄為錯誤。. 圖十、傳統之 ADC BER 測試設定但由於高速 ADC 之取樣頻率每秒高達數百 MS/s，能應用在高速環境之測試設備非常昂貴，本研究團隊所發表之論文[24]提出一個低成本，高速之自我測試(BIST)電路如圖十一所示，其運用 Gray coding 之概念使 BIST 電路(圖十二)所需之邏輯閘數量相對於有額外加法器之 Binary coding 架構大幅減少，但其只能運用於當位元錯誤率之門檻為 2 LSB 之應用，如 Flash ADC，且其並沒有包含前端低頻輸入訊號產生器之電路，不算一完整之電路系統。. 圖十一、BIST for ADC BER 架構圖 6.

(10) 圖十二、基於Gray coding概念設計之BIST電路 (4) 解決亞穩態問題之連續漸進逼近式類比至數位轉換器：當類比至數位轉換器在解析電壓時，假如兩端電壓趨近相同時可能會使比較器的比較時間變得過於長久。圖十三為一個常見的比較器架構圖，根據[25]中的推導可以推導出比較器所需要的比較的時間為：. tdelay  2. CL | Vthp | I tail. .  CL VDD  ln   g m,eff  4 | Vthp | Vin. I tail   1,2 . 因此當ΔVin趨近於零時，比較器的亞穩態會使比較時間超過設計時許多，或者甚至使輸出出現非設計的輸出狀態，使得數位類比轉換器解碼不完全，更使得一些時序數位邏輯出現錯誤，因此如果要將類比至數位轉換器運用在車用電子系統，解決比較器亞穩態的問題是重要而必須的。. 圖十三、一個常見的比較器架構圖若兩端電壓很接近時就會發生比較器的亞穩態，當SAR ADC在逐漸逼近電壓時，在每次的切換下都有機會使電壓極度接近。在2009年的Symposium VLSI中，密西根大學的Kang, Joshua J .中提出的[26] 用兩個比較器來解決比較器的亞穩態，如圖十四所示，在前面五次比較時，一個為正常比較器，而另一個比較器故意加上8 LSB 的偏差，如此一來可以確保其中一個比較器輸入電壓一定在±4 LSB以上但是這樣的刻意造成的偏移，需要在後級多加額外的比較次數來容忍錯誤。 7.

(11) 圖十四、解決比較器的亞穩態之兩比較器示意圖 2011年的Symposium VLSI中，日本慶應義塾大學的Shikata, A.所提出的[27]使用一般比較器加上亞穩態偵測器(Meta-Stable Detector, MD)組成的三階比較器，如圖十五所示，當比較時間超過亞穩態偵測器的同時，此時即代表亞穩態的發生，也因此時電壓一定極微接近，可以直接輸出對應的值並且固定每筆資料最晚完成的時間點，如果設定亞穩態偵測器界線是輸入小於一半的LSB(Least significant bit)，那麼輸出初結果會因為殘值塑形的效果使得Effective number of bits (ENOB)等效上升一個位元。. 圖十五、加入亞穩態偵測器之架構圖 2011年的A-SSCC中，美國Oregon州立大學的Un-Ku Moon 團隊提出的[28]，使用了類似窗口技術 (Window, [29])應用到前面每個位元。其推倒思路為在：一般的閂鎖比較器中，比較的時間可以用下列式子來簡化. Vo  t   Vo  0  e. t Stage(N) tStage(N-1) .  Av 1t . ln  2  ln  2   ( A  1) /   C. 而在SAR ADC的操作下，每一階段的訊號全幅將會是上一階段的二分之一，那麼每一階段全幅的比較時間會是線性的，比較時間如圖十六所示。此現象之下，在原本兩階的比較器可以多加上時間轉電壓的階段，變成三階的Ternary SAR ADC。加上時間窗口的架構可以確定每一次最長的比較時間，如通過最小的窗口後，Ternary SAR ADC就直接完成這次比較，這種操作方式能夠有效解決電壓比較器的亞穩態發生的狀況，但也引入了時序比較器的亞穩態問題，因此並不算是真的解決亞穩態問題。. 圖十六、比較時間與電壓差之關係圖 8.

(12) 四、研究方法、結果與討論以下分別就過去一年來針對內建物理密鑰技術、壓電加速規讀取電路之超低功耗連續漸進逼近式類比至數位轉換器(SAR ADC)三個子題的研究方法與結果說明如下： (1) 內建物理密鑰技術之SAR ADC： (1-1)研究方法：配合另一個研究子題(加速規感測 ADC)的規格需求，此研究子題基於 10-bit SAR ADC 深入研討。在本研究中主要有兩種模式 PUF 模式與 ADC 模式，下圖十七為整體架構圖，PUF 架構主要是在 SAR ADC 的架構上加入額外的 PUF 控制電路，因為所需電路(電容陣列、比較器等)與 SAR ADC 大致重複，故所需額外面積與其他物理不可複製函數相較起來更為節省。本研究變異來源來自於電容與電容之間的不匹配，因為人類工藝必有其極限，晶片在被製造時一定只能達到某一精確度；例如原本電容陣列中一單位電容設計為 1fF，然而某些單位電容在製造時被蝕刻的太多，得到的電容值只剩 0.988fF，又或是某些單位電容在製造時金屬與金屬之間離的較為接近，使得電容值上升為 1.1fF。由此可知變異來源是既不規律又難以預測，又在 SAR ADC 中會使用到數位類比轉換器(DAC)，這表示電容不匹配可以之接使用 DAC 萃取，而不需要額外面積加入電容，因此選定電容之間的不匹配作為變異來源是合理的且可以確保來源是充足的。. 圖十七、整體架構圖(PUF 模式與 ADC 模式) 萃取 CRP 之方法也是使用電荷重新分布，首先將 SAR ADC 中 DAC 的電容陣列(單邊總共 512 顆單位電容)每 32 顆分成一組，總共 16 組(Cg1~Cg16)，每組電容分別由 16 bits 的 challenge 個別控制，如下圖十八所示，challenge 決定完各組電容所對應的電位後，電容下板依照子挑戰接到對應電位，而電容上板接在 VCM，此時具有校正電路的比較器將開始做漂移消除(offset cancellation)，因為比較器的不匹配(mismatch)會產生漂移電壓(offset voltage)，這會影響最後 response 的結果，使得 PUF 效能將不盡理想，在測量結果中會詳細描述 PUF 效能定義與計算方法。. 圖十八、初始狀態. 圖十九、電荷重新分布. 待比較器校正完畢，此時比較器輸入端電壓仍為 VCM，接著為了將電容之間不匹配萃取出來，並 9.

(13) 將其不匹配特性表現於比較器輸入上，PUF 控制電路會將電容下板電位做反向以達到電賀重新分布 (charge redistribution)之效果，如圖十九所示， VCM 與電容上板斷開，電容上板經過電荷重新分布後，使得比較器輸入兩端(上板)分別產生 Vp、Vn 兩電壓，兩端電容存在不匹配之效應，所以兩邊電容上板分別產出 Vp、Vn 理應不相等，將兩電壓輸入比較器後，經過比較便可輸出 1 bit 的 response，根據後續應用，例如: AES 加密需要 128 bits 的 response，因此就需要重複上述動作 128 次。本研究與[6]的最大不同點為選取電容數不同，且如果未被選到之電容不會成浮接之狀態，為了得到更大的電容變異，本研究對被用來做電荷重新分布的電容進行模擬，結果如圖二十所呈現，使用越多的電容可以產生越多大的電壓差值，使得 PUF 穩定度更高。. 圖二十、電容數與上板壓差之模擬衡量物理不可複製函數的方法有很多種，下表一是[30]所整理之表格，第一行表示各個提出衡量方法之團隊，第二行為各團隊所提出測量效能之項目，現今論文、期刊採用的衡量方法以 Maiti 提出的方法為主流，雖然各團隊提出之項目名稱不同，但實際物理意義上主要都包含了 Maiti 所提出的可靠度 (Reliability)、獨特性(Uniqueness)、均勻性(Uniformity)。表一、PUF 衡量方法 Research Group. Parameter. Maiti et al.[30]. Reliability Uniqueness Uniformity Bit-aliasing. Hori et al.[31]. Randomness Steadiness Correctness Diffuseness Uniqueness. Su et al.[32]. Probability of Misidentification. Majzoobi et al.[33]. Single-bit Probability Conditional Probability. Yamamoto et al.[34]. Variety. 可靠度是指在同一顆 PUF 電路中，重複輸入相同的 challenge，而理想上 response 輸出結果，不應當隨著外部操作環境、時間而有所改變。可靠度可由內部漢明距離(Intra-Hamming Distance)計算，如下式: 10.

(14) HD Intra . 1 m. m. HD( Ri , Ri',t ). t 1. n. . 100%. Reliability = 1- HD Intra m 為重複 challenge 次數，n 為 response 的位元長度，先選定其中一個常溫、常壓下重複出現最多次的響應 Ri 作為基準值，觀察不同溫度、電壓環境下的 response，計算和 response 基準值 Ri 之漢明距離變化。理想上的內部漢明距離，即錯誤率(Bit Error Rate, BER)為 0，此時可宣稱物理不可複製函數可靠度為 100%。意即此物理不可複製函數模組可不因為不同操作環境、時間而改變 response。獨特性是指在相同操作溫度、電壓環境下，輸入相同的 challenge 至不同顆 PUF 電路中，其之間的 response 應當不相關，如下式所示: m 1 m HD( R , R ) 2 i j Uniqueness    m(m  1) i 1 j i 1 n. m 代表總體測試的物理不可複製函數模組數量，n 代表響應的位元長度。由 m 顆 PUF 電路中任取兩顆，並輸入相同 challenge，獲得 response Ri 以及 Rj，再計算兩個 response 之漢明距離之總和平均。以 4 bits response 為例，獨特性等於 0 表示兩顆 PUF 之 response 一模一樣，例如: 1001 和 1001，獨特性等於 100%表示兩顆 PUF 之 response 完全相反，例如: 1001 和 0110，而當獨特性 50%時有最好的安全性。均勻性是用於評估 PUF 之 response”邏輯 0”與”邏輯 1”的出現比例，對於真正的隨機的 PUF，此項比例應該為 50%，象徵”0”與”1”出現次數相等，如下式所示:. 1 n (Uniformity)i   ri ,l n l 1 (1-2)結果於討論：此晶片採用 TSMC 180 nm 1P6M 的製程做設計，圖二十一為此晶片的照相圖，其核心面積 0.31 mm2。. 圖二十一、晶片的照相圖 PUF 的可靠度量測環境: 溫度從-25oC 到 100oC，而電壓改變分別為 1.6 V、1.8 V、2.0 V，總共量測 1,000 組 challenge，每組 challenge 量測 100 次，可以得到 response 的機率累積圖，而圖二十二為在 1.6 V、25oC 下之機率累積圖，而在不同溫度、電壓變化之環境，則如圖二十三所示平均值為 90.36%。 11.

(15) 若將圖十二中機率大於 90%的 1 或 0 篩選出來，可靠度平均值可提升至 97.69%。. 圖二十二、1.6 V、25oC之機率累積圖. 圖二十三、可靠度之量測結果圖獨特性之量測環境為 1.8 V、25oC，總共量測 10 顆 PUF 和 80 組 CRP，每個 response 由 128 bits 組成，從圖二十四得知，平均獨特性為 48.1%。如圖二十五所示在各種溫度環境下的均勻性，而平均均勻性表現為 50.59%。表二為比較表，其中比較對象為類比 PUF。. 圖二十四、獨特性之量測結果圖 12.

(16) 圖二十五、均勻性之量測結果圖. iNIS’16[35]. 表二、PUF 比較表 ISCAS’18[36] ICCAKM'20[37]. Process Voltage (V) Temperature (oC) Reliability (%) Uniqueness (%) Uniformity (%). 90nm 0.8~1.2 -10~125 97 50.1 49.06. 65nm 1~1.4 0~80 97.6 50.03 -. 45nm 1.2+10% -20~100 98.61 49.7 -. TCAS-I'20[38] Subthreshold Current 130nm 1.08~1.32 -20~80 99.6 49.9 52.8. Anti-aging. YES (5 years, 5%). NO. NO. NO. IP reused. NO. NO. NO. NO. Entropy. Threshold Voltage Voltage reference Voltage Divider. This Work Capacitor Array 180nm 1.6~2.0 -25~100 97.69 48.1 50.59 YES (30 years, 2.5%) SAR ADC. SAR ADC 的結果: 量測設定取樣率為 20 MS/s 且輸入頻率為 9.951 MHz，有效位元為 9.66 位元(圖二十六)，DNL 與 INL 表現分別為-0.43 / 0.43 LSB 和 -0.59 / 0.36 LSB(圖二十七)，SAR ADC 規格如表三所列。. 圖二十六、FFT 圖. 圖二十七、DNL/INL 圖 13.

(17) 表三、SAR ADC 規格表. (2) 壓電加速規讀取電路 (2-1) 研究方法： (2-1-1) 第一版壓電加速規讀取電路與 SAR ADC 第一版研究中主要由三個區塊組成，分別是電流轉電壓電路(transconductance)、電壓放大電路(gain stage)，此兩個區塊為加速規之讀取電路(Readout circuit)、和 10 位元 100kS/s 的逐漸趨近式類比數位轉換器(SAR ADC)，如圖二十八所示。由於加速規感測震動會因為內部晶格發生變化而輸出電荷，其中電荷變化就形成電流，由於晶格被極化成兩極，代表有集端(sink)跟源端(source)，因此可以看成一個電流源，另外整個電路系統的輸入 I 是ㄧ個共模訊號(common-mode)在 0 的弦波訊號，圖二十八左半邊是加速規的電路模型，其中寄生電容、寄生電阻是經由阻抗分析儀所量測的，而後端電路的工作電壓都是偏壓在 VDD 與 GND 的共模訊號(common-mode voltage)，也就是大約 0.9V 附近，因此需要偏壓轉換電路改變偏壓值，使其可以讓後面的電路順利讀取。第一個電流轉電壓的部分主要是將加速規產生的電流訊號轉換成電壓訊號，第二個電壓放大電路主要是將第一級的振幅擴大到放大器之極限，以利於後面 SAR ADC 之解析。. 圖二十八、電路架構圖 14.

(18) (2-1-2) 電流轉電壓電路(Transconductance circuit) 電流轉電壓電路是參考[39]，上圖二十八藍色區域為電流轉電壓電路，其運作原理是利用運算放大器的虛短路，讓放大器的輸入的正負端偏壓在 vcm 附近，電流源經過電阻會在放大器的輸出端形成兩個差動的電壓訊號，根據推導可以得到這個電路的轉換方程式:. 由上面的式子可知其轉換方程式是ㄧ低通濾波器(Low-pass filter)的形式，而本研究設定的加速規最大頻寬是 5kHz，因此主極點的位置，必須設置在 5kHz 之後，以避免濾掉訊號。在放大器規格方面，由於後端的 SAR ADC 要求是 10 位元的精確度，因此前端訊號就要達到至少 12 位元的精確度，以容忍量化誤差(quantization error)所帶來的效能下降，也就是說放大器的誤差要小於，又因為我的操作速度相對低頻，因此 flicker noise 影響較大，所以將放大器的 error 量設計為小於並根據以下算式:. 可以得到放大器的增益至少需要 78.3dB，在頻寬方面，由於後端 SAR ADC 為 100kS/s，又取樣的時間為週期的 30%，因此取樣的時間有 3μs，根據以下算式:. 可以得到頻寬至少要 478kHz 以上。Phase margin 方面，為了讓 damping 時間不要太長，但是也要快速回穩，所以我設計讓 Phase margin 皆大於 60°。因為要達到高增益，我採用 telescope 的運算放大器，並搭配 class A 的輸出級，增加輸出震幅，如下圖二十九所示。Bias 電路是採用可以抵抗製程漂移的 constant gm 架構，如下圖三十所示。第一級共模回授電路(common-mode feedback)由於震幅較小，採用圖三十一之電路。第二級共模回授電路(common-mode feedback)由於震幅較大，上圖三十一的電路架構沒辦法讓每顆電晶體都操作在飽和區，於是我採用圖三十二之電路[40]。. 圖二十九、telescope 放大器圖. 圖三十、constant gm bias 電路. 15.

(19) 圖三十一、第一級 common mode feedback 電路. 圖三十二、第二級 common mode feedback 電路. (2-1-3) 電壓放大電路(Gain stage) 上圖十八綠色區域為電壓放大電路，其運作原理是利用運算放大器的虛短路，讓放大器的輸入的正負端偏壓在 vcm 附近，再利用電阻比例放大電壓振幅，再送進 SAR ADC 做解析，設計概念跟第一顆放大器類似，不同的是，因為後面接的是 SAR ADC 的取樣電路，抽載的電流比第一顆放大器還要大很多，所以第二顆放大器的輸出級必須提供更大的電流以防止訊號失真。另外在電阻放大那邊我做了三組可調式的放大倍率，防止訊號振幅大小超過當初所設計的最大值。 (2-2) 第二版壓電加速規超低功耗讀取電路由於上一版晶片是要應用於 IoT 系統上，因此降低功耗為主要目標，第一顆晶片的量測結果顯示， SAR ADC 所消耗之 power 為 1.9μW，而前端讀取電路所消耗之 power 為 433.1μW，兩者相差非常多，若要再降低整體功耗以配合 IOT 整合系統，選擇降低前端讀取電路之耗能是相對正確的選擇，因此我結合了新的讀取電路，並把我第一顆晶片中的第二顆放大器做功耗的最佳優化，下面會分別介紹我所設計新的讀取電路以及放大器優化之過程，希望透過這兩個技巧以達成更加低功耗的目標。在本研究中，主要由兩個區塊組成，分別是 current mirror based 的電流轉電壓電路、電壓放大電路 (gain stage)，此兩個區塊為加速規之讀取電路(Readout circuit)、和 10 位元 100kS/s 的逐漸趨近式類比數位轉換器(SAR ADC)，如圖三十三所示。第一個 current mirror based 的電流轉電壓部分主要是將加速規產生的電流訊號轉換成電壓訊號，第二個電壓放大電路主要是將第一級的振幅擴大到放大器之極限，以利於後面 SAR ADC 之解析。. 圖三十三、系統架構示意圖 16.

(20) (2-2-1) Current mirror based 電流轉電壓電路上圖三十三藍色區域為 current mirror based 的電流轉電壓電路，以下是我的設計流程(由於雙端為皆為一樣的電路，以下都用單端來解釋其運作原理): 利用大訊號模型將 M1 到 M8 這 8 顆電晶體偏壓在適當的偏壓點。假設流進去之電流為一個共模為 0 的弦波訊號，且震幅為 ix，由小訊號模型得知 n3 這點的電壓為. ，其中下標的數字皆為該電晶體之參數，有了 n3 的電壓就可以進而推得. n5 的電壓等於:. 由上述可知第一級 current mirror based 的電流轉電壓電路輸出之震幅大小。另外為了穩定 n5、n6 也就是輸出節點的共模電壓值，有加了一個 CMFB 電路，迴授回來控制 M5、M6、M7、M8 的 gate 電壓。與第一顆晶片比較，在不損失靈敏度以及線性度的條件之下，大幅減少了功耗，並且也節省了一個大電阻的電路佈局空間。 (2-2-2) 電壓放大電路(gain stage) 架構的選擇以及規格推倒皆與第一版相似，不同的點在於第一版並沒有做功耗的最佳化，而第二版的放大器在 post-layout simulation 時有增加各電晶體之長度以達到功耗的最佳化。 (2-3) 結果與討論： (2-3-1) 第一顆晶片量測結果下線後，以靜態效能而言，圖三十四顯示 INL 大約為 -0.22/+0.25 LSB，此時的 DNL 約為-0.21/+0.2 LSB。量測環境的設定上，在使用電壓源 1.8V 的狀態下，量測到晶片的操作速度為的 100kS/s。在動態效能方面，FFT 分析採 65536 點進行分析，圖三十五顯示操作在 100kS/s 與輸入頻率為 49.88KHz，有效位元數為 9.47-bit；圖三十六分別顯示了在 100kS/s 的操作速度下不同輸入頻率對 SNDR 與 SFDR 之量測結果。圖三十七為加速規在 shaker 上掃 1g 到 10g，所量測出來的振幅，由圖可知其靈敏度為 154mv/g，其與直線之相關係數為 0.9956。圖三十八為晶片照相圖，晶片面積為 2.39 mm2，而核心電路面積為 0.3 mm2。. 圖三十四、靜態效應性能圖 (INL、DNL圖). 17.

(21) 0 -20. SNDR = 58.74 SFDR = 62.54 ENOB = 9.47. Magnitude (dB). -40 -60 -80 -100 -120 -140. 0. 5. 10. 15. 25. 20. 30. 35. 40. Frequency (kHz). 圖三十五、FFT 圖. 圖三十六、輸入頻率對 SNDR 與 SFDR 之量測結果. 圖三十七、Linearity. 18. 45. 50.

(22) 圖三十八、晶片照相圖 (2-3-2) 第二顆晶片模擬結果經過模擬驗證，下表四為各個 corner 之下，整體效能以及功耗。下圖三十九為 TT corner 的 FFT 圖。表四、讀取電路訊號效能模擬 TT. FS. SF. SS. SS、85°、1.62v. FF. FF、-40°、1.98v. ENOB. 11.8. 12.0. 11.7. 11.8. 11.8. 12.2. 12.4. Power(μW). 33.2. 36.9. 31.3. 26.7. 30.7. 41.5. 46.73. 圖三十九、FFT 模擬圖 19.

(23) (2-3-3) 兩顆晶片之比較表表五、新舊版比較表 Specification. 第一版晶片. 第二版晶片. Accelerometer type. Piezoelectric. Piezoelectric. Technology. 180nm. 180nm. Supply voltage(V). 1.8. 1.8. Power(mW). 0.435. 0.033. Signal type. Differential. Differential. Fin(kHz). 5. 5. Sensitivity(mv/g). 154. 150. Sensing range(g). 10. 10. Correlation coefficient. 0.9956. 0.9999. Area. 2.39. 2.39. Output type. digital. digital. (3) 低位元錯誤率之SAR ADC： (3-1) 研究方法：深入分析 SAR ADC 之運作特性後，我們先在 MATLAB 上建構 Behavioral model，並且模擬 ADC 在不同情況下之位元錯誤率大小，最後推導出位元錯誤率之公示並於 MATLAB 建構數學模型來達到能快速預測 ADC 位元錯誤率之方法。為了驗證預測方法是否準確，實作一低位元錯誤率之 SAR ADC 並對其進行量測來驗證，大致之研究步驟如圖四十所示。在位元錯誤率自我測試電路部分，採用 Binary 之架構，並會在電路多了 Variable Threshold 之設計，在量測上可以改變位元錯誤率之門檻，並且會在前端加入低頻訊號產生器當作 SAR ADC 之輸入，以結合成一完整之電路系統。相關資料收集與分析. 利用MATLAB 進行模擬. 利用Laker進行佈局. 利用HSPICE做佈局後模擬(PostSimulation). 模擬結果分析 fail work 利用HSPICE做佈局前電路設計與模擬. 錯誤. 模擬結果分析正確下線. 錯誤. 模擬結果是否符合規格. 正確. 圖四十、研究步驟 (3-2) 結果與討論：圖四十一為所實作出之低位元錯誤率 SAR ADC 之晶片照相圖，圖四十二則為其位元錯誤率之量測結果和所建構之預測方式的模擬結果之比較，在預測部分我們利用在 HSPICE 的 TT corner 和 SS corner 模擬出之電路 Delay 參數，輸入數學模型來預測位元錯誤率，可看出量測之結果在兩個 Corner 之曲線之間，驗證了預設方式之準確度，並且由量測數據，利用外插法預測之位元錯誤率為 2.33×10-45， 20.

(24) 符合低位元錯誤率之標準。. 圖四十一、低位元錯誤率 SAR ADC 之晶片照相圖. 圖四十二、位元錯誤率 (量測結果和預測結果). 圖四十三為利用 Binbary 架構所設計之位元錯誤率 BIST 電路，在判斷電路上加入邏輯閘以達成可以透過調整控制電壓來改變位元錯誤率之門檻。圖四十四為所設計之前端低頻訊號產生器之架構，利用超低電流來充放電電容以輸出低頻訊號給 ADC 使用，輸出波型如圖四十五所示，輸出頻率在製程變易模擬下至少小於 5 KHz。圖四十六為結合 SAR ADC，前端低頻訊號產生器和後端位元錯誤率 BIST 電路之整體 Layout 圖。此一研究子題接續先前與業界(聯詠科技公司)產學合作所建構之 SAR ADC 位元錯誤率預測模型進行優化，修正了實際測試值與 BER 定義值(理想值)之間的誤差，能在短時間內準確預測 ADC 之位元錯誤率，大幅減少所需模擬時間。基於 BER 分析估測後所實作之 SAR ADC、經由量測驗證 ADC 有非常低之位元錯誤率。此外，基於研究團隊多年前針對 flash ADC BER BIST 論文所更改之位元錯誤率 BIST 電路，可以透過控制訊號來調變位元錯誤之門檻，設計之前端低頻訊號器在很小的 Layout 面積下可以產生非常低頻之訊號給 ADC 使用，透過電路整合出一能自我測試 ADC 位元錯誤率之電路系統。 B1. B2. B3. B8. B9. B10. DFF. DFF. DFF. DFF. DFF. DFF. 10-bit Adder(FA) S1. S6. S7. S8. 1 S9. S10. 1. 10-bit Adder(HA) SS1. SS5. SS6. SS7. SS8. T4 T8 T16. T4. SS9. S1. SS10. S5. S6. T4. T8. S7. S8. T4 T8 T16. T4. S1 BER1. BER2. BER. BER1. SS1 BER2. 圖四十三、位元錯誤率 BIST 電路. 21. T8. T4.

(25) Vcm. Schmitt trigger. Current source. Charge pump Vip. Cp. RC Filter. Vin. Vcm. 圖四十五、低頻訊號產生器之輸出波型. 圖四十四、低頻訊號產生器. 圖四十六、Layout 圖 (4) 解決亞穩態問題之SAR ADC： (4-1) 研究方法：了要解決亞穩態的問題，我們使用了時間窗口的技巧，時間窗口的精髓在於透過紀錄比較器比較的時間，來推斷出輸入電壓的範圍。在一般栓鎖比較器中，比較時間以及其輸入的關係可以下列式子簡化表示：. 而在一般二進制的逐漸逼近式類比至數位轉換器，每一階段的訊號全幅將會是上一階段的二分之一，圖十六是依照每一階段全幅的電壓輸入，所繪製出的輸入電壓對比較時間的圖表，從此圖可以看出每一階段全幅比較的時間會是線性的成長，而每一階段的比較時間可以由下列表示，. 代表第. N 階段全幅輸入所需的比較時間. 藉由以上特性，我們可以藉由紀錄比較時間來推敲大致上輸入電壓的範圍，因此當輸入電壓很接近時，透過記錄比較時間我們可以知道輸入電壓對應到的比較時間是否遠小於 1 個最小位元，如果是 22.

(26) 遠小於 1 個最小位元的話那我們可以直接得到相對應的輸出數位碼，就不會發生因為電壓過小導致比較器比較不出結果而產生的亞穩態。藉由調變時間得知輸入電壓的資訊將此技巧命名為時脈調變窗口，其電路實現方式如圖四十七。 Vip Vin PD. CLK. Switching logic. Delay Line. 圖四十七、時脈調變窗口架構圖當前端取樣電路取樣之後，比較器 CLK 開始比較，同時延遲電路也開始運作紀錄比較的時間，在比較器以及延遲電路輸出接到相位偵測器上，來判斷是否比較出結果，抑或是發生了亞穩態，若發生亞穩態(比較時間超過延遲電路)，相位偵測器便會通知數位邏輯，輸出相對應的數位碼。再者，我們可切割延遲電路的時間，並依照相對應的輸入電壓與電容切換做結合，做出可調變的時間窗口，來減少不必要的電容切換以及比較，其運作時序如圖四十八。 Reset. V-co mpV-co mp. V-co mp. DAC. Reset. V-co mp. Reset. DAC. V-co mp. DAC. (a) Reset. V-co mp TDC. TDC. V-co mp TDC. T. V-c om p. Voltage comparator active. TDC. Time delay line active. DAC. DAC settle Output code. DAC. (b). 圖四十八、時脈調變窗口時序圖 (4-2) 結果與討論：此晶片採用 90 nm 1P9M 的製程做設計，圖四十九為此晶片的照相圖，其核心面積 0.04mm2。圖五十為此晶片的靜態效能量測結果，量測設定為取樣率為 100 kS/s 且輸入頻率為 1 kHz，沒有開啟 adaptive windows 的 DNL 與 INL 分別為+0.41 / -0.64 and +0.57 / -0.55 LSB；開啟 adaptive windows 的 DNL 與 INL 分別為+0.37 / -0.45 and +0.37 / -0.42 LSB。圖五十一為量測到的動態效能，在 0.35 伏特操作電壓以及奈奎斯特輸入頻率下，有效位元為 9.2 位元，功耗只有 74 奈瓦，推算得到的轉換效率為 1.3 fJ/conv.-step，如表一所列。. 圖四十九、晶片照相圖. 23.

(27) DNL @ Normal. 1. 0. -1. 0. 200. 400. 800. 600. -1. 1000. INL @ Normal. 1. 200. 400. 800. 600. 1000. INL @ Adaptive window. 1. 0. -1. DNL @ Adaptive window. 1. 0. 200. 400. 800. 600. -1. 1000. 200. 400. 800. 600. 1000. 圖五十、靜態效能(DNL、INL) w/o or w/i adaptive window Power Spectral Density per bin (dB). 0 -20. SNDR = 57.18 SFDR = 76.60 ENOB = 9.20. -40 -60 -80 -100 -120 -140 0. 10. 20 30 Frequency (kHz). 40. 50. 圖五十一、動態效能(FFT 頻譜) fin near the Nyquist frequency @ fs = 100 kS/s 表六、文獻比較表. [VLSI’12] H. Y. Tai, H. W. Chen and H. S. Chen, “A 3.2fJ/c.-s. 0.35V 10b 100KS/s SAR ADC in 90nm CMOS,” in IEEE Symp. VLSI Circuits Dig. Tech. Papers, 2012, pp. 92-93. [ISSCC’13] C.-Y. Liou, and C.-C. Hsieh, “A 2.4-to-5.2fJ/conversion-step 10b 0.5-to-4MS/s SAR ADC with charge-averaging switching DAC in 90nm CMOS,” in IEEE ISSCC Dig. Tech. Papers, 2013, pp. 280–281. [ISSCC’14] H.-Y. Tai, Y.-S. Hu, H.-W. Chen, and H.-S. Chen, “A 0.85fJ/conversion-step 10b 200kS/s subranging SAR ADC in 40nm CMOS,” in IEEE ISSCC Dig. Tech. Papers, 2014, pp. 196–197. [ISSCC’15] P. Harpe, H. Gao, R. van Dommele, E. Cantatore and A. van Roermund, “21.2 A 3nW signal-acquisition IC integrating an amplifier with 2.1 NEF and a 1.5fJ/conv-step ADC,” in IEEE ISSCC Dig. Tech. Papers, 2015, pp. 1–3. [TCAS’17] Jin-Yi Lin and Chih-Cheng Hsieh, “A 0.3 V 10-bit SAR ADC With First 2-bit Guess in 90 nm CMOS,” in IEEE Transaction on Circuits and Systems –I, vol. 64, no. 3, pp. 562-572, Mar. 2017. 24.

(28) 五、計畫成果自評本研究計畫的主要目標在研製契合物聯網終端晶片應用之低耗能類比至數位轉換器，其除了易於與感測器整合外，更著重在研發內建物理密鑰技術、以及不受環境干擾的穩定訊號轉換技術，以提升物聯網系統的安全性。計畫執行幾個月來已有初步的成果展現，相關研究成果發表國際研討會議論文 5 篇[41-45]。目前本計畫的研究進度與原計畫書所規劃的內容相符度約為 90%，主要的差異來自於原先規劃的研究子題四「應用於感測器的低功耗、高解析度類比至數位轉換器」進度落後較多。進度落後的主要原因是研究人員因應射月計畫評審委員們的要求，將原訂開發超低功耗 ADC 設計技術的規劃暫時擱置，先將心力轉為與子計畫二(壓電加速規)整合，研究重點擺在前端感測介面電路的設計與實現(原規劃為第三年)，此一意料之外的更動打亂了原先計畫的規劃，以致於在第四個研究子題的進度落後了兩個下線梯次的時程。在與子計畫二(壓電加速規)整合的部分，已與 TSRI 合作正在進行第一版讀取電路晶片與加速規 SIP 整合，目前已將讀取電路晶片與加速規之間介面 interposer 之布局完成(據 TSRI 所述，是射月計畫第一個尋求 SIP 整合的團隊)，準備進入下線，若成功整合整體面積將大幅縮減，因此更有利於應用在 IoT 系統中。在接下來的計畫年度中，本研究團隊除了將依原計畫書所規劃，持續研製契合物聯網終端晶片應用之超低耗能類比至數位轉換器外，亦將採納評審委員的建議，著手將計畫研究內容與深度學習以及人工智慧相結合，發展藉由深度學習技術來提升 ADC 效能之技術。. 六、參考文獻 [1]. [2]. [3] [4]. S. K. Mathew, Sudhir K. Satpathy, Mark A. Anders, Himanshu Kaul, Steven K. Hsu, Amit Agarwal, Gregory K. Chen, Rachael J. Parker, Ram K. Krishnamurthy, Vivek De, “16.2 A 0.19pJ/b PVTvariation-tolerant hybrid physically unclonable function circuit for 100% stable secure key generation in 22nm CMOS,” in International Solid-State Circuits Conference, pp. 278-279, 2014. Sami Rosenblatt, Daniel Fainstein, Alberto Cestero, John Safran, Norman Robson, Toshiaki Kirihata, and Subramanian S. Iyer, “Field Tolerant Dynamic Intrinsic Chip ID Using 32 nm High-K/Metal Gate SOI Embedded DRAM,” in IEEE Journal of Solid-State Circuits, vol. 48, no. 4, pp. 940-947, Apr. 2013. S. Avvaru, C. Zhou, S. Satapathy, Y. Lao, C. H. Kim, and K. Parhi, “Estimating Delay Differences of Arbiter PUFs Using Silicon Data,” in IEEE Design Automation and Test in Europe, Mar. 2016.. N. Pundir, F. Amsaad, M. Choudhury and M. Niamat, "Novel technique to improve strength of weak arbiter PUF," 2017 IEEE 60th International Midwest Symposium on Circuits and Systems (MWSCAS), Boston, MA, 2017, pp. 1532-1535, doi: 10.1109/MWSCAS.2017.8053227.. [5]. M. Wu et al., "A PUF scheme using competing oxide rupture with bit error rate approaching zero," 2018 IEEE International Solid - State Circuits Conference - (ISSCC), San Francisco, CA, 2018, pp. 130-132, doi: 10.1109/ISSCC.2018.8310218. [6] Qianying Tang, Won Ho Choi, Luke Everson, Keshab K. Parhi, Chris H. Kim, “A Physical Unclonable Function based on Capacitor Mismatch in a Charge-Redistribution SAR-ADC,” in IEEE International Symposium on Circuits and Systems (ISCAS), 2018. [7] A. Gandelli and R. Ottoboni, "Charge amplifiers for piezoelectric sensors," 1993 IEEE Instrumentation and Measurement Technology Conference, Irvine, CA, 1993, pp. 465-468 [8] Bahram Zand , Khoman Phang , “Transimpedance Amplifier With Differential Photodiode Current Sensing,’’1999 IEEE International Symposium on Circuit and System VLSI. [9] M. Ahmadi and W. Namgoong, “Comparator Power Minimization Analysis for SAR ADC Using Multiple Comparators,” in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 62, no. 10, pp. 2369–2379, Oct. 2015. [10] B. Wicht, T. Nirschl and D. Schmitt-Landsiedel, “Yield and speed optimization of a latch-type voltage sense amplifier,” in IEEE Journal of Solid-State Circuits, vol. 39, no. 7, pp. 1148–1158, July 2004. [11] A. Waters, J. Muhlestein and U. K. Moon, “Analysis of Metastability Errors in Conventional, LSB-First, and Asynchronous SAR ADCs,” in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 63, no. 11, pp. 1898–1909, Nov. 2016. [12] J. E. Eklund and C. Svensson, “Influence of metastability errors on SNR in successive-approximation A/D converters,” in Analog Integr. Circuits Signal Process., vol. 26, no. 3, pp. 191–198, 2001.R. Narasimha, M. Lu, N. Shanbhag, and A. Singer, “Ber-optimal analogto-digital converters for communication links,” IEEE Trans. Signal Process., vol. 60, no. 7, pp. 3683–3691, 2012. 25.

(29) [13] C. H. Chan, Y. Zhu, S. W. Sin, B. Murmann, S. P. U and R. P. Martins, “Metastablility in SAR ADCs,” in IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 64, no. 2, pp. 111–115, Feb. 2017. [14] M. Lu, N. Shanbhag, and A. Singer, “BER-optimal analog-to-digital converters for communication links,” in Proc. 2010 IEEE Int. Symp. Circuits Syst. (ISCAS), May 2010, pp. 1029–1032. [15] R. Narasimha, M. Lu, N. Shanbhag, and A. Singer, “Ber-optimal analogto-digital converters for communication links,” IEEE Trans. Signal Process., vol. 60, no. 7, pp. 3683–3691, 2012. [16] Yingyan Lin, Min-Sun Keel, Adam Faust, Aolin Xu, Naresh R. Shanbhag, Elyse Rosenbaum, and Andrew C. Singer, “A Study of BER-Optimal ADC-Based Receiver for Serial Links,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol.63, no.5, pp. 693 – 704, May 2016. [17] G. Y. Huang, S. J. Chang, Y. Z. Lin, C. C. Liu and C. P. Huang, "A 10b 200MS/s 0.82mW SAR ADC in 40nm CMOS," 2013 IEEE Asian Solid-State Circuits Conference (A-SSCC), Singapore, 2013, pp. 289-292. [18] C. C. Liu, S. J. Chang, G. Y. Huang, Y. Z. Lin, C. M. Huang, C. H. Huang, L. Bu and C. C. Tsai, “A 10b 100MS/s 1.13mW SAR ADC with binary-scaled error compensation,” in IEEE International Solid-State Circuits Conference, San Francisco, CA, 2010, pp. 386–387. [19] T. Ogawa, H. Kobayashi, M. Hotta, Y. Takahashi, Hao San and Nobukazu Takai, "SAR ADC algorithm with redundancy," APCCAS 2008 - 2008 IEEE Asia Pacific Conference on Circuits and Systems, Macao, 2008, pp. 268-271. [20] S. Wong, U. Chio, Y. Zhu, S. Sin, S. U and R. P. Martins, "A 2.3 mW 10-bit 170 MS/s Two-Step Binary-Search Assisted Time-Interleaved SAR ADC," in IEEE Journal of Solid-State Circuits, vol. 48, no. 8, pp. 1783-1794, Aug. 2013. [21] M. van Elzakker, E. van Tuijl, P. Geraedts, D. Schinkel, E. Klumperink and B. Nauta, "A 1.9μW 4.4fJ/Conversion-step 10b 1MS/s Charge-Redistribution ADC," 2008 IEEE International Solid-State Circuits Conference - Digest of Technical Papers, San Francisco, CA, 2008, pp. 244-610. [22] W. Kester, “Find those elusive ADC sparkle code and metastable states,” Application Note of Analog Devices, MT-011, pp. 1-10. [23] Ebenezer Dwobeng, “Measuring Bit Errors in the Output Word of an A/D Converter,” Application Note of Texas Instruments, SLAA582, pp. 1-10. [24] Y. T. Shyu, Y. Z. Lin, R. S. Chu, G. Y. Huang, and S. J. Chang, “A Low-Cost Bit-Error-Rate BIST Circuit for High-Speed ADCs Based on Gray Coding,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol.E95-A, no.12, pp.2415-2423, Dec. 2012. [25] Joshua J. Kang, M.P. Flynn, “A 12b 11MS/s successive approximation ADC with two comparators in 0.13μm CMOS,” in Symp. VLSI Circuits Dig. Tech. Papers, pp.240-241, 16-18 June 2009 [26] A. Shikata, R. Sekimoto, T. Kuroda, H. Ishikuro, “A 0.5V 1.1MS/sec 6.3fJ/conversion-step SAR-ADC with tri-level comparator in 40nm CMOS,” in Symp. VLSI Circuits Dig. Tech. Papers, pp.262-263, 15-17 June 2011 [27] Joshua J. Kang, M.P. Flynn, “A 12b 11MS/s successive approximation ADC with two comparators in 0.13μm CMOS,” in Symp. VLSI Circuits Dig. Tech. Papers, vol., no., pp.240-241, 16-18 June 2009 [28] J. Guerber, M. Gande, H. Venkatram, A. Waters, Un-Ku Moon, “A 10b Ternary SAR ADC with decision time quantization based redundancy,” in IEEE Asian Solid State Circuits Conference (A-SSCC), pp.65-68, 14-16 Nov. 2011 [29] C.-C. Liu, S.-J. Chang, et al, “A 1V 11fJ/conversion-step 10b 10MS/s asynchronous SAR ADC in 0.18µm CMOS,” in Symp. VLSI Circuits Dig. Tech. Papers, June 2010, pp.241-242. [30] A.Mait, V.Gunreddy, and P.Schaumont, “A Systematic Method to Evaluate and Compare the Performance of Physical Unclonable Functions,” Embed. Syst. Des. With FPGAs, vol. 97814161413,pp. 245-267,2013.A. Maiti, J. Casarona, L. McHale and P. Schaumont, "A large scale characterization of RO-PUF," 2010 IEEE International Symposium on Hardware-Oriented Security and Trust (HOST), Anaheim, CA, 2010, pp. 94-99. [31] Y. Hori, T. Yoshida, T. Katashita and A. Satoh, "Quantitative and Statistical Performance Evaluation of Arbiter Physical Unclonable Functions on FPGAs," 2010 International Conference on Reconfigurable Computing and FPGAs, Quintana Roo, 2010, pp. 298-303. [32] Y. Su, J. Holleman and B. P. Otis, "A Digital 1.6 pJ/bit Chip Identification Circuit Using Process Variations," in IEEE Journal of Solid-State Circuits, vol. 43, no. 1, pp. 69-77, Jan. 2008. [33] M. Majzoobi, F. Koushanfar and M. Potkonjak, "Testing Techniques for Hardware Security," 2008 IEEE International Test Conference, Santa Clara, CA, 2008, pp. 1-10. [34] D. Yamamoto, K. Sakiyama, M. Iwamoto, K. Ohta, T. Ochiai, M. Takenaka, and K. Itoh. Uniqueness enhancement of puf responses based on the locations of random outputting rs latches. In Proceedings of the 13th international conference on Cryptographic hardware and embedded systems, CHES’11, pages 390–406, Berlin, Heidelberg, 2011. Springer-Verlag. [35] V. Sehwag and T. Saha, "TV-PUF: A Fast Lightweight Analog Physical Unclonable Function," 2016 IEEE International Symposium on Nanoelectronic and Information Systems (iNIS), Gwalior, 2016, pp. 182-186, doi: 10.1109/iNIS.2016.049. [36] H. Zhuang, X. Xi, N. Sun and M. Orshansky, "A Strong Subthreshold Current Array PUF Resilient to Machine Learning Attacks," in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 67, no. 1, pp. 135-144, Jan. 2020, doi: 10.1109/TCSI.2019.2945247. 26.

(30) [37] S. Chaudhary and C. Sahu, "Performance Analysis of Physically Unclonable Function Based on Voltage Divider Arrays," 2020 International Conference on Computation, Automation and Knowledge Management (ICCAKM), Dubai, United Arab Emirates, 2020, pp. 531-536, doi: 10.1109/ICCAKM46823.2020.9051534. [38] H. Zhuang, X. Xi, N. Sun and M. Orshansky, “A Strong Subthreshold Current Array PUF Resilient to Machine Learning Attacks,” in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 67, no. 1, pp. 135-144, Jan. 2020, doi: 10.1109/TCSI.2019.2945247. [39] Weixun Yan , Horst Zimmermann, “Continuous-Time Common-Mode Feedback Circuit for Application with Large Output Swing and High Output Impedance,’’ 2008 IEEE Workshop on Design and Diagnostics of Electronic Circuit and System. [40] C.-Y. Liou and C.-C. Hsieh, “A 2.4-to-5.2fJ/conversion-step 10b 0.5-to-4MS/s SAR ADC with charge-average switching DAC in 90 nm CMOS,” in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, Feb. 2013, pp. 280–281. [41] Chih-Yuan Kung, Chun-Po Huang, Chia-Chuan Li, and Soon-Jyh Chang, “A Low Energy Consumption 10-Bit 100kS/s SAR ADC with Timing Control Adaptive Window,” Proceedings of the 2018 IEEE International Symposium on Circuits and Systems, DOI: 10.1109/ISCAS.2018.8350989, 2018. (May 27-30, 2018, Florence, Italy) [42] Wen-Chia Luo, Soon-Jyh Chang, Chun-Po Huang, and Hao-Sheng Wu, “A 11-bit 35-MS/s Wide Input Range SAR ADC in 180-nm CMOS Process,” Proceedings of the 2017 International Symposium on VLSI Design, Automation and Test, DOI: 10.1109/VLSI-DAT.2018.8373252, 2018. (April 16-19, 2018, Hsinchu, Taiwan) [43] Yi-Shen Cheng, Huan-Jui Hu, and Soon-Jyh Chang, “A 2-GS/s 8b Flash-SAR Time-Interleaved ADC with Background Offset Calibration,” Proceedings of the 2019 IEEE International Symposium on Circuits and Systems, DOI: 10.1109/ISCAS.2019.8702543, 2019. (May 26-29, 2019, Sapporo, Japan) [44] Huan-Jui Hu, Yi-Shen Cheng, and Soon-Jyh Chang, “A 10-bit 1-GS/s 2x-Interleaved Timing-Skew Calibration Free SAR ADC,” Proceedings of the 2019 IEEE International Symposium on Circuits and Systems, DOI: 10.1109/ISCAS.2019.8702455, 2019. (May 26-29, 2019, Sapporo, Japan) [45] Chia-Chuan Lee and Soon-Jyh Chang, “BER Test for SAR ADCs,” accepted to be published in IEEE ITC-Asia 2020.. 27.

(31) 108年度專題研究計畫成果彙整表計畫主持人：張順志. 計畫編號：108-2218-E-006-014-. 計畫名稱：子計畫三：應用於高安全性且低耗能物聯網系統的類比至數位轉換器之研製(2/2) 成果項目. 質化（說明：各成果項目請附佐證資料或細單位項說明，如期刊名稱、年份、卷期、起訖頁數、證號...等） . 量化. 期刊論文. 0. 研討會論文. 0. 篇. 專書國學術性論文內專書論文. 0 本. 技術報告. 0 篇. 其他. 0 篇. 期刊論文. 0. 研討會論文. ISCAS為Circuits & Systems領域旗艦會篇議。 3 VLSI-DAT為台灣舉辦的重點國際學術會議。. 國學術性論文外專書. 本國籍參與計畫人力非本國籍. 0 章. 0 本. 專書論文. 0 章. 技術報告. 0 篇. 其他. 0 篇. 大專生. 0. 碩士生. 6. 博士生. 0. 博士級研究人員. 0. 專任人員大專生. 0 人次 0. 碩士生. 0. 博士生. 0. 博士級研究人員. 0. 專任人員. 0. 其他成果（無法以量化表達之成果如辦理學術活動、獲得獎項、重要國際合作、研究成果國際影響力及其他協助產業技術發展之具體效益事項等，請以文字敘述填列。） . 提供6人年碩士班學生獎助金，其中2位碩士班學生已畢業至業界服務. 1. 協助高通公司開發SAR-ADC-based analog computing core circuit。(產學合作) 2. 協助奇景公司開發High-linearity SAR ADC。(產學合作).

(32)