具寬頻率範圍鎖相迴路的仿隨機訊號產生器矽智權

具寬頻率範圍鎖相迴路的仿隨機訊號產生器矽智權

Pseudo Random-Pattern Generator IP with Wide-Range Phase-Locked Loop

章詠松

國立暨南國際大學電機系

許孟烈

國立暨南國際大學電機系 [email protected]

摘要

本論文提出一個仿隨機訊號產生器 (PRPG)的矽智權(IP)電路設計，電路中包 含線性回授移位暫存器(LFSR)與寬頻率 鎖相迴路(PLL)。PRPG IP可提供四組分別 為 8/16/24/32位元作選擇，頻率操作範圍 655M~1300MHz。此PRPG IP利用TSMC 0.13um 1.2V CMOS 製程實現，功率消耗 與 佈 局 面 積 分 別 為 4.3mW / 7.4mW / 8mW / 9.47mW, 425 x 140 / 470 x 180 / 480 x 215 / 480 x 260 μm²。

Abstract:

A silicon pseudo-random pattern generator (PRPG) IP is presented in this paper. The PRPG includes linear feedback shift register (LFSR) and wide range phase locked loop (PLL). It provides 4 different bit-length (8/ 16/24/32), and operates at 655M~1300MHz. The power consumption and chip area of the PRPG IP, when realized by using TSMC 0.13um 1.2V CMOS process, are 4.3mW/7.4mW/8mW/9.47mW and 425x140/ 470x180 / 480x215 / 480x260 μm², respectively.

Keywords:

pseudo-random pattern generation (PRPG), system on chip (SOC), intellectual property (IP), design for testability (DFT), built-in self-test (BIST),

1. 簡介

近幾年來由於半導體製程技術的進步 與積體電路設計技術的成熟發展，使得晶 片複雜度大為增加，而目前市場的需求也 是希望將多個高性能與多功能的電路整合 在一個晶片內，因此系統單晶片(System On Chip, SOC)是目前可行的一個解決方 案，也是未來發展的趨勢。

因為SOC的複雜度極高，因此對於晶 片開發的各個環節(如設計、封裝、測試等 等)相對的產生許多新的挑戰，其中SOC的 測試相對於以往難度增加很多。傳統的IC 多是採用大型的自動測試機台(Automatic Test Equipment, ATE)進行測試，然而測試 機台價格昂貴，因此有各類型的可測試性 設計(Design for Testability, DFT)技術被提 出來以降低測試費用與提升良率。目前廣 泛 運 用 的DFT 技 術 是 採 用 掃 描 式 設 計 (Scan Design)和邊界掃描(Boundary Scan, IEEE Std. 1149.1)技術等[1]。但由於SOC 的晶片太過複雜，且ATE在性能與接腳數

上無法滿足先進的SOC測試需求，以往的 測試方法已無法提供SOC完整的測試，因 此有適用於SOC 的測試標準(Embedded core test standard, IEEE Std.1500)[1]被提出 來。

內 建 式 自 我 測 試(Built-In Self-Test, BIST)是在晶片設計中加入測試所需的功 能電路，如測試圖樣產生器(Test Pattern Generator, TPG)，測試響應分析器(Output Response Analyzer, ORA)和測試控制器 (Test Controller)，使得所設計的晶片可以 透過這樣內建的測試功能電路進行自我測 試，而不需依賴昂貴的ATE。由於BIST是 內建在晶片之中，因此不會有測試速度與 資料頻寬的限制，所以極適合應用在SOC 的測試。

IP為智慧財產權(Intellectual Property) 縮寫，它可以是產品、技術、軟體…等，

而在IC設計領域中又稱作矽智權(Silicon IP)。IP 是由功能性電路模組化而成，例 如:微處理(MPU)、類比/數位及數位/類比 轉換器(ADC/DAC)、鎖相迴路(PLL)、數 位 信 號 處 理 器(DSP) 及 記 憶 體 (Memory) 等，都可以建立成IP形式[2]。IP具有重複 使用性與可靠性，故可以加入設計中，使 設計流程縮短，加速產品進入市場的時 間。是目前競爭激烈的產業大量投入心力 研 究 的 方 向 。IP 依 其 完 成 度 又 可 分 為 Soft-IP 、 Firm-IP 與 Hard-IP 三 種 形 式 。 Soft-IP 的 優 點 是 具 有 彈 性 的 設 計 ， 而 Hard-IP 的 優 點 則 是 可 快 速 實 現 晶 片 設 計，Firm-IP則介於兩者之間。

各類型的測試技術須配合不同SOC的 架構、需求與限制進行調整，進而引入最 適當的測試技術作為SOC的測試。本論文 將針對BIST技術中使用到的仿隨機訊號 產生器(Pseudo-Random Pattern Generator, PRPG)電路進行其智慧財產權(Intellectual

Property, IP)設計，以方便未來進行SOC設 計時提供其測試的再使用(reuse)。

2. PRPG電路架構說明

本論文所設計的PRPG IP將使用在 BIST電路當中，主要在提供隨機測試圖樣 以測試電路，或是做為序列通訊的測試訊 號源。PRPG IP包含仿隨機圖樣產生器與 時脈產生器，而仿隨機圖樣產生器是採用 線 性 回 授 移 位 暫 存 器(Linear Feedback Shift Register, LFSR)，而時脈產生器是採 用多段式寬頻率範圍的鎖相迴路(Phase Lock Loop, PLL)實現。

線性回饋移位暫存器目的在於產生仿 隨機測試圖樣，主要由移位暫存器與回授 的互斥或閘(XOR)所組成。一般線性回授 移位暫存器架構可分為標準型、模組型與 混合型三種型式。在此採用標準型LFSR，

又稱作External-XOR LFSR，如圖1所示。

鎖相迴路是利用回授的方式來控制其迴路 產生的時脈訊號與參考輸入訊號同步。如 圖2所示，包含鎖相迴路中的相位頻率偵測 器、電荷幫浦、迴路濾波器、壓控震盪器 與除頻器等。

圖1 標準型LFSR

圖2 電荷幫浦PLL

如圖3為PRPG-IP的接腳圖，圖4為整 體PRPG電路的功能方塊圖，由LFSR、數 位控制電路與寬頻率鎖相迴路三部份組 成，LFSR可產生隨機測試圖樣，數位控制 電路對控制訊號做一處理，寬頻率鎖相迴 路 則 產 生 一 時 脈 給LFSR 使 用 ， 頻 率 為 655M~1300MHz。各個接腳的功能如表1 所示，LFSR的初始值由Sel選擇串列輸入 SD_IN或並列輸入PD_IN[N:0]，輸出則提 供 串 列 輸 出 SD_OUT 和 並 列 輸 出 PD_OUT[N:0]，D[3:1]用來設定PLL的操 作頻段，在頻率為655M~1300MHz範圍區 分為四個工作頻段，以緩和各頻段的頻率 增益KVCO。

圖3 PRPG-IP接腳

圖4 PRPG功能方塊圖

表1 PRPG-IP接腳功能描述

A. PRPG電路設計

如圖5所示，數位控制電路提供了串列 與並列輸入、時脈選擇、同步重置功能與 電路時脈致能等功能，它包含了回授控制 (Feedback)、時脈處理(clock_process)和控 制邏輯(control logic)三個功能電路。

圖5 數位控制電路Block diagram

如圖6為數位控制電路與8位元LFSR 的模擬圖，Clock Enable在於是否讓LFSR 電路啟動，也代表是否開始產生隨機測試 圖樣，Reset的功能是讓LFSR重置到全為1 的狀態，而Load=1與SEL=0時採用串列輸 入 資 料 ， 串 列 輸 入 訊 號 為10101101;

Load=1與SEL=1時採用並列輸入資料，並 列輸入訊號為01010101。

圖6 數位控制電路的模擬圖

在此設計四組(8/16/24/32)不同位元長 度的LFSRs，回授部分則參考XILINX [3]

提供的基本特徵多項式以達到最大長度的 測試圖樣(maximum length pattern)，圖7為 一個單元的LFSR電路圖，由多工器與暫存 器組成，由數位控制電路產生的控制訊號 決定LFSR 是在操作在正常模式、重置模 式、串列輸入模式或者並列輸入模式。圖8 為所使用的暫存器內部電路圖，採用TSPC DFF架構[4]，此架構與傳統的暫存器不同 的地方是加入M1使暫存器有重置功能，當 Reset 訊號為0，暫存器則被重置到1。

圖7 LFSR方塊圖與電路圖

圖8 TSPC DFF(resetable)電路圖

圖9為八位元的LFSR模擬結果，經由 Reset訊號重置全為1，接著產生255個隨機 圖樣後會再重複相同的圖樣，此時的時脈 為1GHz。

圖9 八位元LFSR模擬

B. 寬頻率鎖相迴路(Wide-range PLL) 在PRPG中，由於需要一個寬頻率的操 作區間，且不希望其壓控震盪器的頻率增 益KVCO太大，在此設計一四區段的寬頻率 鎖相迴路來提供時脈，其操作頻率範圍為 655~1300MHz。PLL的壓控震盪器的延遲 單元如圖10所示，基本架構與[5][6]相同，

在此於拴鎖部分加入額外的三組NMOS以 控制拴鎖的強度，以產生所需的四組調頻 範圍，並且可降低壓控震盪器的頻率增益 KVCO，進而達到寬頻率壓控震盪器的需 求，壓控震盪器在四組調頻範圍與壓控震 盪器增益如表2所示。表3為寬頻率鎖相迴 路的規格表，圖11為鎖相迴路的輸出波 形，圖12為鎖相迴路的jitter表現。

圖10 寬頻率壓控震盪器延遲元件

表2 壓控震盪器調頻範圍與増益對照表

表3 寬頻率鎖相迴路的規格表

圖11 寬頻率鎖相迴路的輸出波形

圖12 寬頻率鎖相迴路的jitter表現

3. IP實現

利用前一節所提出的PRPG IP架構，

吾 人 採 用 TSMC 1.2V 0.13μm 1P8M CMOS製程進行IP的設計與電路佈局，同 時 也 提 供 Verilog 語 言 的 行 為 模 式 (Behavior Model)與驗證檔(testbench)，在 電路行為模式中包含線性移位暫存器與寬 頻率鎖相迴路兩部份，並加入由layout萃取 的寄生電容效應所造成的時序延遲，使用 者可在系統層級設計時可利用如圖13為行 為模式的使用者介面產生行為模式以進行 驗證，只要輸入LFSR的位元數與PLL的輸 入參考頻率，即可產生相關的設計驗證檔 案。

圖13 行為模式使用者介面

圖14(a)~(d)為所產生四個不同LFSR 位元數的PRPG的實體佈局圖，佈局面積分 別 為425x140/ 470x180/480x215/480x260 μm²。

圖14(a) 8-bit PRPG Layout

圖14(b) 16-bit PRPG Layout

圖14(c) 24-bit PRPG Layout

圖14(d) 32-bit PRPG Layout

4. 結論

本論文設計一個仿隨機測試圖樣產生 器(PRPG)，並將其設計成Hard-IP形式，仿 隨機測試圖樣產生器包含線性回授移位暫 存器、數位控制電路、寬頻率鎖相迴路三 部份。此IP提供四種(8/16/24/32)不同的 LFSR位元長度，PLL的工作頻率範圍為 655MHz~1.3GHz，透過數位式選擇區分為 四個頻段以降低KVCO。電路的設計是利用 Hspice和Spectre模擬軟體來驗證電路與 Verilog語言撰寫行為模式，並採用TSMC 1.2V 0.13μm 1P8M CMOS製程進行IP設計 與電路佈局。

誌謝:本研究感謝國家晶片系統設計中心 (CIC)協助晶片的製作。

參考文獻

[1] Laung-Terng Wang, Cheng-Wen Wu, Xiaoqing Wwn, VLSI Test Principles and Architectures, Morgan Kaufmann, 2006.

[2] 工研院設計自動化部,

統 晶 片 期 刊001- 可 測 試 性 技 術 Website:

http://www.stc.itri.org.tw/index.asp/, 2004.

[3] Xilinx, Linear Feedback Shift Register v3.0.

Website:http://www.xilinx.com , 2003.

[4] Po-Jen Huang, Hou-Ming Chen, and Robert C.

Chang, A Novel Start-Controlled Phase/

Frequency Detector for Multiphase-Output Delay-Locked Loops, IEEE Asia-Pacific Conference on Advanced System Integrated Circuit,Aug. 4-5, 2004.

[5] Chan-Hong Park, and Beomsup Kim, A low-noise, 900-MHz VCO in 0.6-μm CMOS, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 34, MAY 1999.

[6] Y. A. Eken, and J. P. Uyemura, A 5.9-GHz Voltage-Controlled Ring Oscillator in 0.18-um CMOS, IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.39, JAN. 2004.